$ monitor v Verilog

[ASIC_intl]

Nazdar

Proč je $ monitorovacího systému úkol vždy definovány uvnitř počáteční prohlášení?Proč nemůže $ monotor systému úkol být definován jako nezávislá prohlášení mimo prvotní / vždy blok?

 

[madhavisai]

Protože tento úkol systém průběžně monitoruje hodnoty, musí být uplatněna pouze jednou, a proto je obvykle uplatněna v první blok od počátečního bloku je také dovolat jen jednou po dobu trvání simulace.

Nicméně, to není nutné, aby $ monitor prohlášení musí být uplatněna prostřednictvím počátečního bloku.Se můžete odvolat na to ve všech procesních bloku (jako vždy blok).Ve skutečnosti může být uplatněna několikrát ve spojení s $ monitoron a $ monitoroff prohlášení.

 

[kulkarni_saurabh]

Hi madhavisai,

Je to jen náhoda, že Vaše odpověď na zápasy word-to-word, aby moje odpověď, kterou jsem dal přesně měsíc před vámi?Naleznete na níže uvedeném odkazu.

Citace:

http://www.edaboard.com/viewtopic.php?t=328269

 

[ljxpjpjljx]

ano, měli byste sledovat hodnotu vždy, takže byste měli vložit do modulu vždy!