Nápověda: FPGA načasování porušování

[zhangpengyu]

Ahoj
I použít Xilinx V4 xc4vlx200.
ale po Provedení, načasování není splnit.
trasa zpoždění zabírají 60% času cesty, co mohu udělat pro snížení trase zpoždění?
díky

 

[Iouri]

1.zkuste použít potrubí
2.pokud multiclock design Ujistěte se, že pomocí dvojí hodiny FIFO a při signálů přechodu z jedné hodiny domény na jiný vám to propertlly
3.Ujistěte se, že stav stroje provedena podle návrhu Doporučení (málo app poznámek k tomuto fóru)
4.Ujistěte se, že budete postupovat podle návrhu doporučení pořadu od Xilinx

 

[bansalr]

protože je směrování zpoždění výše uvedeného doporučení bude moc nepomůže.Jak výše recommondation pomůže pouze logiky prodlení není směrování zpoždění.

Zvýšení úrovně intenzity v mapě a Par.
Použít časování balení volba v mapě-načasování.

Nebo použijte MPRR.(Více průkaz místo a trasa)
Je-li u mít zamčené kolíky nebo kameny pak zkuste změnit PIN zamykání pokud je to možné.

 

[beran]

hi,
můžete zkusit manul floorplanning.

nebo
využití-XE na místě a trase
beran