Nápověda O cwlm v back-end

J

jjww110

Guest
po rozložení, bude dc re-syntézy použití cwlm, zatímco pt stále používat WLM z tech-knihovny, proč pt nepoužívat cwlm z DC?

 
Dobrý den, příteli:

Pojďme si první set to rovnou.

DC = RTL na mapper Gates (w optimalizace atd.) STA motoru
PT = STA (silný)

Když back-anotovat SDF / SPEF na PT a stále nepodaří načasování to znamená, že máte k re-syntetizovat.To je, když přijde do DC pic, NOT PT.Můžete použít layout data přesně model čisté zpoždění (WLM) a volat to CWLM.

Můžete aktualizovat staré WLM z paměti DC (není-li odstranit aktuální lib) takto:

update_lib name_of_library <CWLM soubor jméno>

Nyní můžete použít buď DC STA nebo PT a pokračovat v načasování analýzy.

Ve zkratce PT se dostat aktualizace knihovny, jinak to, co je využití backannotated data?

Doufám, že to pomůže.

 
Ahoj, eda_ak & jjww110,

Ve skutečnosti, drát zatížení model nebo back-komentovaný informace jsou dvě volby v STA.V pre-layout, nemáte back-komentovaný informace, proto musíte použít wireload model (často velmi inacurate).Když máte rozložení byste mohli export back-komentovaný & parazitární informace do vašeho STA.To znamená, že ve skutečnosti, PT také použít v post-layout STA.

O re-syn, pokud máte velmi "špatné" knihovna, často všechny drát zatížení je stanoveno jako simplily 0, měli byste dodržovat eda_ak slova, aktualizace drát zatížení model v knihovně, co máte v layoutu a re -syn.Ale ve většině případů, drát zatížení vzoru uvedeného v nejhorším případě knihovny jsou velmi konzervativní, daleko horší, než se dostanete na rozložení, v takovém případě získáte malý re-syn.

 

Welcome to EDABoard.com

Sponsor

Back
Top