[Nápověda] simulačních modelů Verilog problém

[cheelgo]

Ahoj, já jsem se, že familar simulačních modelů Verilog, padlib.v ------ ------ modul padlib (...); vstup ..., výstup .., kabel ..., .. . ... `# Ifdef CVE buf 0,001 (...);` jiného nebo # endif 0,001 (...); `endmodule Dotaz: , když jen chcete vynutit tento model použít CVE část, jak mohu nastavit , mohu použít nastavení CVE pravda [color = red] [/color] někomu může pomoci. Díky předem? Cheelgo

 

[AlexWan]

Jakékoliv simulátor je volitelné z "+ + definuje makro ...". Najdete detailní informace o VCS / ncverilog / ncsim / ModelSim / ... -Help.

 

[RP]

Ahoj, jsem docela Rozumím vaší otázce. Ale pokud se snažíte konfiguraci modulu Verilog, použijte překladač primitivy jako "# define CVE". RP,