návrh problémy v 74ls74 od Verilog

[MRFGUY]

Ahoj, právě jsem se začít učit HDL a vybrat si ke studiu Verilog. Snažím se psát D-FF (74ls74), ale vykazuje určité chyby. Viděl jsem pár D-FF příklad, ale ty nezahrnoval předem a jasně. Co se děje s mým programem? Prosím, pomozte mi. Díky moc. Toto je můj program pomocí Xilinx [color = blue] dffpc modulem (D, q, přednastavené, jasné, CLK), vstup D, předvolby, jasné, CLK, výstup Q, reg q; Vždy @ (posedge CLK nebo posedge jasné nebo posedge předem) začíná if (přednastavené) začít if (jasný) q

 

[nand_gates]

Je třeba upravit ur kódu takto ... Oba asyncronous nastavení a resetování musí být řešeny tímto způsobem ... Tady v tomto kódu přednastavených má přednost před reset ...

 modul dffpc (d, q, přednastavené, jasné, CLK), vstup D, předvolby, jasné, CLK, výstup Q, reg q; Vždy @ (posedge CLK nebo posedge jasné nebo posedge předem) začít if (přednastavené) q