Některé otázky týkající se používání DC pro návrh ASIC?

[atuo]

1.Jak nastavit omezení na signál reset. Používám "set_ideal_network", a je to správně? 2.Jak set_max_fanout kromě hodiny a reset. 3.When jsem syntéza modul načasování slack je malý, ale dal jsem si modul do top_level modulu B a modul sythesis top_level B, malátný a načasování je velmi velký. Vstupy a výstupy portu modulu jsou rigister, a nevím, proč dva Výsledkem jsou tak rozdílné?

 

[horzonbluz]

1. set_drive 0 (reset signál), set_ideal_networks (reset signálu), nebo set_dont_touch_networks (reset signál), 2. set_max_fanout 1 [vstupních portů] set_fanout_load 8 [Výstup signálů] set_port_fanout_number 4 [Výstup signálů] set_max_fanout 8 [současného designu], 3. Myslím si, že omezuje nastavení vstupních a výstupních portů, nejsou v reakci na konkrétní podmínky. Zkontrolujte prosím, zda tyto omezuje opatrně.

 

[atuo]

Ahoj, horzonbluz budu kontrolovat moje omezení opatrněji. A už jste se omezení: balance_registers nebo optimize_registers? Četl jsem prodal, ale nevím, různé z nich. I design potrubí, a musí splňovat načasování malátný. Když se snažím optimalizovat načasování. Pomocí balance_registers po sythesis a DC zprávy: nemůže pohybovat registrovat. Pomocí optimize_registers a DC zprávy: vstupní zpoždění je příliš malý. Jak to mám udělat? jde o atuo

 

[horzonbluz]

1.balance_registers. Ignorovat hodiny období cíle a načasování malátný. Použijte "min-doba Retiming" algoritmus syntézy DC. Není minimalizovat oblasti 2. optimize_registers. Min-Retiming období (stejně jako balance_registers). Využívá pozitivního malátný přemístit se zaregistruje na nízké fanout uzlů ke snížení celkového počtu registrů. Tak to může minimalizovat oblasti designu. Obvykle nepoužíváme dva příkazy k optimalizaci návrhu, protože musíme zachovat hierarchickou našich desing. Tyto dva příkazy jsou ploché našeho návrhu. To není výsledek, co chceme.

 

[atuo]

Dobrý den, horzonbluz Díky za pomoc. Používám omezení, které poskytujete, a výsledek syntézy good.But chci vědět, jak se rozhodnout NUM fanout_load a max_fanout. Je to konvence, nebo ne? BTW můj návrh je potrubí module.And fázi plynovodu je kritická cesta. Protože nechci, aby můj RTL změnit, musím závisí na Retiming DC. Budu se snažit znovu. jde o atuo

 

[horzonbluz]

Obvykle, když jsme syntéza design, jsme si stanovili výchozí snímač naší cílové knihovny. Pro exzample, jsem můj návrh pomocí INVX1 jako výchozí buňky zatížení. Tak jsem fanout zátěž 8 [Výstup signálů] a set port fanout číslo 4 [Výstup signálů], můžete zjistit, zda výstupní port může řídit 32 INVX1, jeho řidičských dovedností je dost. Tyto hodnoty jsou nastaveny souladu se knihovny slévárna a potřeby.