Načasování simulace dvou FPGA

[irum4]

Přístroj na dvou FPGA je rozvíjet.Pro každou z FPGA čas simulace je provedena.A zda je možné psát testbench a provést simulaci času na okruhu v Aldec nebo Modelsim pomocí času modely FPGA (time_sim.vhd a time_sim.sdf)?Například: pro jednu FPGA
ASIM TIMING_FOR_proj_top-sdftyp / UUT = ... \ time_sim.sdf
A jak bude za dva FPGA?