načasování uzavření je řešení?

[shakeebh]

HI PPL

Snažím se integrovat mé menších modulů dohromady na dokončení mé design.Problém je v tom, že můj layout výsledky post každého modulu je v pořádku, dokud jsem se otestovat osobně.Ale když jsem se integrovat je s sebou do systému, začnou jednat blázen.Snažil jsem se uvolnit frekvence a vše, co z těchto druhů, ale to prostě není se zdají být s ničím.Je to jako kdyby můj stav stroje logiky změnil nebo tak něco.Může mi někdo říct, co bych měl udělat, aby zajistily, že moje moduly produkují stejný výsledek přesně tak, jak oni osobně i poté, co jsem dal dohromady?Budu muset udělat nějaký načasování uzavření mých modulů před jejich integraci?Pokud ano, jak?A pokud ne, co pak?

Poděkováním v očekávání

 

[Sky High]

Předpokládám, že vaše menších modulů na vysoké úrovni abstrakce (v Verilog) jsou vlastně jádra vzniklého v rámci rozvržení.Uvedení mnoha jádry dohromady, musíte zvážit mnoho faktorů, aby to fungovalo dobře.

1.Ujistěte se, že nastavíte rozložení nástroj pro generování globální hodiny symetrické pro všechny jádra, takže mají společné hodiny zdroj pro synchronní státní mašinérii.Že se tak nestane, budete Dejte jádra pracují na asynchronní státě, pokud je to něco, co jste chtěli, ale já předpokládám že ne.

Přestože v rámci jádra, máte lokální domény hodiny, ale tento čas stále odvozuje své hodiny zdroj z globální hodiny.Možná budete chtít přidat prescalar v případě potřeby.

2.Autobusy mezi jádry musí být nastaven jako globální dráty v rozložení nástroje.Dispozice nástroj přidá ovladače nebo multi-fáze buffery pro zkrácení přechodného období mezi logikou 1 a 0.Pokud výše uvedené není práce pro uvedení všech jader dohromady, pak můžete zkusit toto:

1.Zkopírujte všechny HDL zdrojů (v Verilog nebo VHDL) a dát je všechny do jednoho zdrojového souboru.Mohlo by to jednodušší pro Verilog, ale pro VHDL, musíte pečlivě zahrnout nezbytné standardních knihoven, práce knihoven a etc, a používat komponenty v případě potřeby.

2.Kompilace a simulovat.Zkontrolujte funkčnost.

3.Syntéza a běh STA.Zkontrolujte, zda načasování porušení.

4.Floorplann, místo a způsob.Běh post-layout sim.Zkontrolujte, zda načasování porušení znovu.Pokud chcete, podívejte se na parastics a spotřeby energie, pokud chcete.

Goodluck!

 

[shakeebh]

Díky moc Sky High k této odpovědi.ale obávám se, že můj problém vyřešit doesnt zde.

Vlastně jsem dostat tento problém a zároveň se snaží integrovat asynchronního stroje moduly státu.Budu přesný nyní.Napsal jsem kód z jednoho modulu (z asynchronní automat), zkoušejí to individuálně, a to vypadalo, že bude pracovat v pohodě za všech zkušebních podmínek.a to je post layout simulace .... teď jsem si to uvnitř jiného modulu - další aynch FSM -, kterou jsem měl předtím testovány, aby se pracovní perfektní až po načasování simulace.Nicméně teď, když se snažím vidět kombinované výsledky těchto dvou modulů, vidím podivné chování.Najdu stav stroje měnící se státy anomálně, i když všechny vstupy jsou stabilní a pokud můj kód jde, tam nejsou žádné rasy podmínky, nebo tak něco (mám státní zakázky ručně).Koneckonců, moduly byly vygenerovat výsledky, par chování simulace dříve.Takže teď by mohla být u Řekni mi, co se děje špatně tady?Je možné, že moje syntéza je nástroj dělá nějaké chybné logiky syntézy nebo nesprávné státní úkoly, které byste vědět, jak důležité je pro asynchronní stavu stroje.

Kromě toho můžete odkazovat na mě nějaké dobré tutoriály, které dokládají, jak bych mohl udělat všechny potřebné věci, u uvedené v ur dříve post?Bude opravdu oceňuji

být zavázán zas