nastavení vstupních a výstupních zpoždění při syntéze

[S. Nikhil]

Nazdar,

může mi někdo říct o nastavení vstupních a výstupních prodlení při současném syntetizovat design.
Jaké jsou faktory, aby zvážila při nastavování vstupní zpoždění a outdelays.
Existuje nějaký vzorec pro výpočet zpoždění vstupní a výstupní zpoždění na hodiny období designu.

thx

Nikhil.S

 

[WzWzWz]

1.Pokud je vstup / výstup rozhraní pro další čip, odkazují na rozhraní elektrické spec.
2.Je-li vstupní / výstupní pin je pro další moduly ve stejném čipu.závisí na celé přiřazení čip načasování.