nastaven parametr pro PLL design

[xihuwang]

Ahoj, každý:
Jsem design PLL s níže requeriments a specifikace:
1.Bude se používat v soc.Pro oblast requeriment, čepice použité
LF by neměla být větší než 100pF
2.Vstupní referenční frekvence bude 6-12MHz
3.Výstup by měl být odkaz výše 200MHz
4.Vrchol-k-vrchol chvění, myslím, že by pod 0.2ns za všech PVT
5.0.35um CMOS procesu ve vývoji (SOI procesu, ale s použitím H
vrata, brány, takže strop je terrilbly velký pro malé W / L tranzistor).
6.Neexistuje koření model nyní proces.
Moje otázky jsou:
1.Na základě vašich experices, jaký je rozsah VCO v rámci procesu 0.35um
2.Jaký je poplatek čerpadlo proud, pod 5uA?
3.synchronizaci nebo asynchronní frekvence dělič?
4.Bez koření model teď, jsem znepokojen stability frekvence u
smyčky získat variantu.Tak jak mohu guaratee stabilitu?Added po 45 minutách:5.Jaká je šířka pásma by měla být stanovena?200kHz je příliš velké pro snížení chvění?

 

[xihuwang]

6.Další otázkou je mi záhada:
Výstup poslední fáze VCO musí nejen řídit 1th fázi, ale také
diferenční zesilovač (používá se k převodu diferenciálu malá houpačka výstup
z VCO na plné obrátky jedno-skončil signál).Takže poslední fázi bude VCO
má větší zpoždění, než v dalších etapách.
Má to znamenalo velký jitter.Pokud ano, jak zvítězit to?

 

[nadýmavý]

Pokud jde o šířku pásma existují dvě kritéria.Použití nižší z obou uvedených níže:

1.Je-li fázový šum odkazu je stejný jako u VCO.
2.Mělo by být 1 / 10 z referenční frekvenci nebo méně.

 

[xihuwang]

Díky za pomoc.

Mám další otázky:

8.Navrhl jsem 3 poplatek čerpadlo.3 CP jsou připojeny nebo odpojeny
se stejným LPF tím projít branou ke kontrole plnění CP.
Moje otázka je počasí projít branou na odpor a parastic čepice
sníží PLL výkon

9.Pro normální krystal oscilator (4-12MHz), jaké jsou nervozita?

 

[xihuwang]

10, jak navrhnout a I / O blok, ESD z PLL mimo signál?

 

[xihuwang]

11.Je-li VCO schopnost začít oscilating by měla být zvážena?