nastavit čas porušování

[mallikmarasu]

li nastavit čas porušení vyskytuje, co se stalo
jak můžeme překonat nastavení času porušování

 

[tarkyss]

Nemůžete vzorek data správně,
Existuje spousta metod řešení, například, upravovat pomocí kódu nechat signály přijet brzy, nebo zpoždění hodin, nebo snížit frekvenci hodiny

 

[au_sun]

jako tarkyss,

Fix pro nastavení porušení závisí na jakém stadiu návrhu toku, k porušení došlo.

pokud k němu došlo v průběhu P & R, může provést rechaning buňky palcement, buňka změna velikosti, hodiny cesty zpoždění úprava .......... atd. ...

Pokud stále existuje porušení pak u muset vrátit zpět do ur syntéza fáze a resynthesis RTL s lepší načasování constriant nebo U mají restucture jste RTL odstranit porušování .........

 

[Hards]

pokud set-až čas porušení nastat tedy ur data není dosáhnout na ur určení flop přesně na jeden takt.
tak k odstranění set-až čas porušení musíte optimalizovat ur datové cesty zpoždění.

odpověď ne-li pochopit.

 

[optor]

Nastavte čas porušení znamená, že data nejsou stabilní, když je vzorku do dalšího potrubí fázi.Buďte carefor kritické cesty.

 

[shiv_emf]

Pokud se instalační program porušení plíží čas ..pak u brát Neznámé / nežádoucí / ambigous odpověď!....

k odstranění tohoto porušení, nastavení časování parametry vstupních circuitary ..
nebo výraz, který se týkal dobu CLOCK, kombinačních logických, nastavení času, držet čas a překroutit na hodiny.

 

[matthew_wang]

jaký nástroj používáte?téměř všechny nástroje budou poskytovat nějaký mechanismus pro stanovení nastavit porušení.podívejte se do manuálu.

 

[shockie]

většinou, nastavení Hold Time porušení jsou snadno vyřešit tím, P & R, pokud design nemá tolik problémů.

 

[WICE]

nastavení porušení je obvykle způsobeno velkým datové cesty zpoždění.
data cesta zpoždění se skládá z kombinačních logických zpoždění a čisté zpoždění.
Za prvé, přečtěte si sta zprávy zjistit, který faktor výše, že je hlavní zpoždění o nastavení datové cesty porušení.
Za druhé, pokud kombinačních logických zpoždění je hlavní zpoždění, vás
může piplining na tomto kombinačních logických bloků, také můžete udělat nějaké změny ve vás VHDL nebo Verilog kódu.
najít proces, který byl syntetizovat v tomto kombinačních logických bloků, zkuste snížit input bitovou šířku, nebo se snaží, aby vstupní signál more parallel by use () nebo použijte případě k nahrazení deep-li vnořené-elses.

Za třetí, pokud je hlavním faktorem je čistá zpoždění, můžete si udělat nějaké místo a trasa ručně v floorplan nástrojů.Přidáno po 10 sekundách:nastavení porušení je obvykle způsobeno tím, datové cesty zpožděním.
data cesta zpoždění se skládá z kombinačních logických a čisté zpoždění.
Za prvé, přečtěte si sta zprávy zjistit, který faktor výše, která dělá hlavní zpoždění o nastavení datové cesty porušení.
Za druhé, pokud kombinačních logických je hlavní zpoždění, vás
může piplining na tomto bloku kombinační logiky, také můžete změnit vy VHDL nebo Verilog kódu.
najít proces, který byl k syntéze, že kombinačních logických, zkuste se decrease input bit šířka, nebo toho snaží vytěžit, vstupní signál more parallel by use () nebo použijte případě na replace deep vnořené elses.

Za třetí, pokud je hlavním faktorem je čistá zpoždění, můžete si udělat nějaké místo a trasa ručně v floorplan nástrojů.

 

[satya_422]

Doufám, že můžeme specifikovat pomocí multicycle cestshiv_emf napsal:

Pokud se instalační program husí kůže čas v rozporu s pravidly ..
pak u brát Neznámé / nežádoucí / ambigous odpověď!
....k odstranění tohoto porušení, nastavení časování parametry vstupních circuitary ..

nebo výraz, který se týkal dobu CLOCK, kombinačních logických, nastavení času, držet čas a překroutit na hodiny.

 

[roy_ece]

Nastavit čas porušení vedlo ukáže, že údaje, jež se během předchozích cyklu není zachycena v současné době cycle.This zpoždění has been důvodu k delay.Data cestu Data cestu zpoždění comprises of Combinational and Čistá zpoždění.
ano, combi zpoždění bude minimalizovat omezení porušení.

Pokud je přidána nárazníky v kombinaci cestě, výsledek jejich porušování. Tyto pufry mohou být nahrazeny buffery s vysokou pevností disk, což snižuje počet bufferů přidané a tudíž zpoždění.
Pokud jde o čistý Delay se obává, že je nástrojem spojení a přesnější extrakce by měly být použity k analýze a minimalizovat ho.

 

[mssajwan]

Účinně u viz ur design není-li id setuptime porušení pravidel je zde.Vložte disk vysokou pevnost buffer v tha cesty, kde u viz porušení.
Manmóhan