NCVer | přihlásit problém.

[jelydonut]

to je právě ten problém s im ..

Mám čas běží a ve stejné době jako simulace stoupající hranou i složit 1 říct "signál".Pak se snažím vytvořit oneshot z ní ..tak ..

Vždy @ (posedge CLK)
signal_dly <= signál;

pøiøadit signal_os signál = & ~ signal_dly;

co se děje, když je to proto, že im uložením 1 na posedge jak signál a signal_dly dostat přiřazen 1 zároveň ..hense žádné oneshot je vyroben ..Vím m0dels | m není to ..

existuje nějaká nastavení, nebo i něco muset změnit, nebo mám jen kick my systém po celé místnosti a doufat, že funguje?

jelydonut

 

[AlexWan]

ahoj, jelydonut

Myslím, že sturcture z DFF:
Vždy @ (posedge CLK)
signal_dly <= signál;

je stejný jako
pøiøadit signal_dly = signál;

Je to pozoruhodná místa ve většině Kódování styl.

Můžete změnit DFF to:
Vždy @ (posedge CLK nebo possedge první)
if (RST)
signal_dly <= výchozí hodnoty;
jiné
signal_dly <= signál;

pøiøadit signal_os signál = & ~ signal_dly;

Pak se vaše simulace.

Hodně štěstí!

 

[cnspy]

Je

Vždy @ (posedge CLK)
signal_dly <= signál;

Opravdu se stejně jako v
pøiøadit signal_dly = signál;

??????????????????

 

[AlexWan]

cnspy napsal:

JeVždy @ (posedge CLK)

signal_dly <= signál;Opravdu se stejně jako v

pøiøadit signal_dly = signál;??????????????????

 

[cnspy]

To si nemyslím.

Před clk.rising se signál změní hodnota.

použití "asssign" se bude měnit signal_dly je to hodnota.
Ale vždy v bloku s ČLK se signal_dly nebude
změna.

 

[AlexWan]

cnspy napsal:

To si nemyslím.

Před clk.rising se signál změní hodnota.

použití "asssign" se bude měnit signal_dly je to hodnota.

Ale vždy v bloku s ČLK se signal_dly nebude

změna.

 

[cactus_studio]

Ahoj, jelydonut,
Máš pravdu je to oneshot circuit.The oneshot puls je generateing v rostoucí EDGE na 'signál'.I simulované a zdrojový kód je přiložen.
I v simulovaném Nc-verilog, takže některé změny mohou být provedeny v Modelsim.

cac

Modul oneshot;
reg signal_dly, signál CLK;
parametru delay = 1;

počáteční
začít
# 5;
CLK = 0;
navždy
CLK = # 10 ~ CLK;
konec

počáteční
začít
# 7;
signál = 0;
navždy
signál = # 20 ~ signál;
konec

Vždy @ (posedge CLK)
signal_dly <= # zpoždění signálu;přidělit # zpoždění signálu signal_os = & ~ signal_dly;

počáteční
začít
$ shm_open ( "waves.shm");
$ shm_probe ( "AS");
konec

endmodule