Nezapojený Porty

[shabbs]

Hai tam!
Díky za přečtení tohoto post.I mít dotaz, který by měl co můžeme dělat s nesouvisí port (vstup a výstup). Je to v pořádku nechat jej otevřít jinak, kdybychom zem, nebo klade velký důraz. Později v designu při použití stejného port.Wouldnt výstup mít chybu?

 

[vikas_lakhanpal27]

Můžeme odejít výstup Open, ale vstup shuld být vázána na '0 'nebo '1', jak za náš skvělý design

 

[A. Anand Srinivasan]

opouštějící přístav nesouvisí by vedlo k hluku spoje ...tak to je lepší nápad ji připojit k zemi nebo Vdd ..být vstup nebo výstup ..

 

[vikas_lakhanpal27]

Anand,
může hodit u některých více světla na hluk spojky?
1 a více pochyb o tom, i dont myslím, že když necháme otevřené výstup ono zvyklý ovlivnit functality z ASIC.i opustili produkce otevřené tolikrát, ale já didnot vystaveni žádným problémem.
Naposledy upravil vikas_lakhanpal27 dne 22 ledna 2008 8:10, upraveno 1 celkem

 

[A. Anand Srinivasan]

nesouvisející drát může kolísat, pokud jde o napětí ...fluktuace zvyklý být mnoho, ale pokud jde o kapacitní kolísání ovlivňuje okolí vodiče příliš nesouvisí drátů zhoršuje věc a způsobí další hromadění hluku ...

 

[ramanav]

V vstupy Cmos by neměl být ponechán nepřipojený.
Výstup-li zůstat nepřipojen by mohly vést k přeslechů a zkratu může dojít k poklesu napětí, a bude vysoká, že čisté.

 

[kumar_eee]

Jak jsou tato analýza hluku & Signal integrity výpočty?.

 

[kimhj103]

Poté, co děláte P & R s Astro a zachránit její hierarchické netlist jako Verilog soubor, můžete najít několik nesouvislých porty vytvořené na vstupu a / nebo výstupní porty.Je-li na vstupní port, který by měl být spojen s VDD a VSS (myslím, že je obvykle spojen s VSS).Ale pokud je na výstupní port, který není připojen k věci VDD / VSS, nebo ne.

 

[A. Anand Srinivasan]

kumar_eee napsal:

Jak jsou tato analýza hluku & Signal integrity výpočty?.

 

[iwpia50s]

Nezadali jste, pokud se jedná o vstup / výstup buňky nebo modulu.Je-li jeho modul a že neexistují žádné buňky k němu připojena, pak i vstup a výstup, může zůstat nepřipojen.Pokud je buňka musíte svázat vstup nebo hi lo, ale výstup může zůstat nepřipojen.