A
adilsaleem
Guest
Ahoj,
Snažím se realizovat hodiny hradlování techniku používáte globální hodiny nárazníky (Virtex 5 FPGA).Pro začátek jsem udělal malý test projekt prostě se seznámit s funtionality z BUFGCE, který je povinen být instantiated v kódu.Napsal jsem tento test moduluKód:
Modul bufg_test (CLK, CE, OP);vstup CLK, ce;
Výstup op;BUFGCE BUFGCE_inst (
. O (OP), / / Hodiny buffer výstupní
. CE (CE), / / hodiny umožňují vstup
. I (ČLK) / / Hodiny buffer vstup
);endmodule
Snažím se realizovat hodiny hradlování techniku používáte globální hodiny nárazníky (Virtex 5 FPGA).Pro začátek jsem udělal malý test projekt prostě se seznámit s funtionality z BUFGCE, který je povinen být instantiated v kódu.Napsal jsem tento test moduluKód:
Modul bufg_test (CLK, CE, OP);vstup CLK, ce;
Výstup op;BUFGCE BUFGCE_inst (
. O (OP), / / Hodiny buffer výstupní
. CE (CE), / / hodiny umožňují vstup
. I (ČLK) / / Hodiny buffer vstup
);endmodule