o CMOS buffer design

M

marlboro_x

Guest
jak navrhnout vyrovnávací paměť CMOS pomocí jednoduše inverters.Are nějaká pravidla, která velikosti MOS-FET?
může mi někdo návod na některé materiály o tomto tématu.
Thx in advance.

 
v závislosti na zatížení, o / p vzestupu a pádu časové nároky a zpoždění požadavku vyrovnávací paměti, můžete navrhovat své vyrovnávací paměti.

 
podívejte se na materiál na "logické úsilí" .. to pomůže u určitě ..

 
jaký typ buffer?logika invertního buffer?nebo volt buffer
?

Pokud jste se rozumí CMOS invertní buffer, je-li vaše zatížení je velmi velký, použijte Klepnutím buffer -> viz analogových obvodů CMOS layout & sim by Baker

my obvykle min Délka pro CMOS logice, ale pokud vaše bufferu ovladače I / O blok by měl zvážit ESD.

 
Chci používat několik CMOS invertory zvýšit svou schopnost řidiče, řídit více proudu.
Jakýkoli jiný materiál?
Tks hodně.reguards.
marlboro_x

 
Se můžete obrátit na digitálních integrovaných obvodů podle Rabaey a logické intenzitě David Harris.

 
Existuje nějaký optimální W / L poměr, pro minimální zpoždění, která ukazuje, jak moc vedle CMOS invertoru fáze musí být větší než předchozí ...
(Pokud si vzpomínám další fázi by měl být e = 2,71 krát větší než předchozí.)

V této knize najdete více informací o tomto, a optimální počet měničů.

Application Specific Integrated Circuits, pages 138-141

http://www.edaboard.com/viewtopic.php?t=97200&highlight=asic

 
Myslím, že to, co máte na mysli, aby jde o název 'super vyrovnávací paměti'.Není to nic víc než série interters začíná minimální velikost větších velikostí i při přechodu zprava doleva směrem na Váš náklad.Nemusíte design velký měnič, protože to bude nabídka příliš zatížení na předchozí logiky.Super buffer prostě rozložení zatížení v mnoha etapách.Nic nového, stejně starých časů eqns platí pro každou etapu.

 
pravidlo => 3 / 1 pro p / n 1:3 vůle a cesta za předchozí etapy do další

 
pixel:

Je pravda, že W / L v další fázi by měl být 2.72times former.But jsem našel knihu vedena u mluví o tom, ASIC, a já nemám tolik bodů d / l.Is nějaký materiál, menší?

dumbfrog:

UR naprosto right.I 'jsem četl nějaký papír říká další fázi Load Capcitor by měla být asi 3x former.But Jak mohu zjistit hodnotu Load Capacitor.
První proces, by měly být dva 3 / 1 pravidlech, ale jak to mám štípnout MOS-FET s cílem získat lepší výkon?Thank U všech!

 
Ano, je pravda.Viz poslední dvě stránky této kapitoly.
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 
V závislosti na vzestupu / poklesu a specifikace zatížení hnacího inv. pro bufferu musí být tak velké.
také super nárazníky vyžadují velikosti.
můžete projít každý dobrý VLSI související knihy Niel Weste nebo Pucknell nebo Rabey nebo Kang
všichni jsou dobří a popisovat dimenzování pojmů

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top