O DFT CHYBA POKRYTÍ

H

HolySaint

Guest
Zde je několik součástí pokrytí logZahájení deterministický ATPG: # uncollapsed_faults = 1555224, abort_limit = 10 ...

).Upozornění: řetězec zkušební obrazec selhala tvrzení kontrolu (ID = 481).

(M430)0 64892 1485633 1232/2286/1052450 10,92% 531,27Upozornění: 1036714 závady přerušena během tvrzení prevence.
(M139)Jak to mohu opravit tvrzení?
Jak zjistím ID = 481 bránu?

 
Ahoj,

Personnally bych nastavit základní "scan-like" simulace na kontrolu hodiny, reset a scan řetězů integrity.Jsem si naprosto jistý, že uvidíte hodnoty X na některých scan cestě.

 
HolySaint napsal:

Zde je několik součástí pokrytí logZahájení deterministický ATPG: # uncollapsed_faults = 1555224, abort_limit = 10 ...).

Upozornění: řetězec zkušební obrazec selhala tvrzení kontrolu (ID = 481).(M430)
0 64892 1485633 1232/2286/1052450 10,92% 531,27
Upozornění: 1036714 závady přerušena během tvrzení prevence.(M139)Jak to mohu opravit tvrzení?

Jak zjistím ID = 481 bránu?
 
Ahoj ...,

Máte dvě otázky.

1.Jak to mohu opravit tvrzení?

Během logika vložení test sám jste měl starat o tvrzení.Ověřte tři-státní autobusy, BiDi autobusy, bus držáky na design.když vzpomínky jsou přítomny, podívejte se do paměti outpt státu.
Nebo muzete ignorovat generování vzorů, pokud není účinek pokrytí.Ale to je vždy beter opravit.

2.Jak zjistím ID = 481 bránu?
Je to čistě nástroj závislý.Postupujte nástroje související příkazy zpět vysledovat z selhal brány.Mimochodem, který nástroj ru používáte?Přidáno po 9 minutách:Ahoj ...,

Máte dvě otázky.

1.Jak to mohu opravit tvrzení?

Během logika vložení test sám jste měl starat o tvrzení.Ověřte tři-státní autobusy, BiDi autobusy, bus držáky na design.když vzpomínky jsou přítomny, podívejte se do paměti outpt státu.
Nebo muzete ignorovat generování vzorů, pokud není účinek pokrytí.Ale to je vždy beter opravit.

2.Jak zjistím ID = 481 bránu?
Je to čistě nástroj závislý.Postupujte nástroje související příkazy zpět vysledovat z selhal brány.Mimochodem, který nástroj ru používáte?

 
i použití DFTC vytvářet zní netlist, ale estimate_test_coverage je commond v TMAX
když jsem dal scan netlist vkládají do TMAX, to má chyba, jako je toto:

Citace:

Chyba: Memory (deinter_ram / mem) nemá psát přístavy a ne init souboru.
(B24-1)
 
Dobře,

1.Ujistěte se, že ur pomocí černé box'ed paměti model s tri-uvedla výstup.(Verilog sim_lib / rom.v), jak je uvedeno níže.

2.Poskytnout paměti inicializačního souboru spolu s pamětí model.

3.Pokud chcete, můžete vyjádřit u těchto

počáteční
$ Readmemb ("rom_verilog.rcf", mem);

a pokračujte dále.Každopádně UR není generovat zkušební paterns paměť v pořádku.

////////////////////////////////////////////////// /////
Modul MY_ROM (OE, addr, data_out);
vstup OE, / / výstupní kontrola
vstup [03:00] addr; / / 16 slov
výkon [07:00] data_out; / 8 bitů na slovo
reg [07:00] data_out; / / výstupní vedení rejstříku
reg [07:00] paměti [0:15]; / / ukládání paměti
Vždycky @ (oe nebo addr)
if (! oe) data_out = paměť addr] [;
jinak data_out = 8'bZZZZZZZZ;
počáteční $ readmemh ("rom_image.dat", paměť);
endmodule
//////////////////////////////////////////////
/////////////////////////////////////////////
a svůj inicializační soubor vypadá níže.

0000000000000001
0000000000000010
0000000000000100
..
..
..
/////////////////////////////////////////////

Myslím (nejsem si jistý), můžete si vygenerovat SCAN test vzory bez inicializačním souboru ROM.Jsme generované SCAN test vzory bez inicializačního souboru paměť s pamětí je Black-balený jako kódovaný výše.

Prosím, ujistěte se, že.A myslím, že to funguje pro u.ve vašem případě TMAX je čeká v paměti inicializačního souboru

 
Ahoj u dělat práci na který nástroj
vlastně i vyžadují pomoc Cadence Encounter nástroj architekta Test
pocínovat u dát potřebným materiálem plzzzzzzzzzzzzz

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top