o syntézu

[xworld2008]

v modulu, jak najít všechny kombinační cestu ze vstupů na výstupy, já myslím, že psát skripty mohou udělat.Nevím, jak napsat?somebody help me?

 

[news]

W wielu zakładach produkujących żywność istnieje wymóg szybkiego, pojedynczego pakowania w folie produktów typu batony, wafelki, kiełbaski, sery i wiele innych. Potrzeba ta zainspirowała ABB do stworzenia aplikacji umożliwiającej szybkie pakowanie tego rodzaju produktów. Najnowsza propozycja firmy w...

Read more...

 

[heartfree]

Použijte PT hlásit?
Možná pt najdete tyto cesty.

 

[eda_wiz]

i didnt understand svůj dotaz ..
u potřeba zjistit všechny combo cesty ze vstupů na výstupy?

Můžete si přečíst kód nebo použijte Debussy nSchema k analýze snadno ..

-li u potřeba až k nález combo z prodlení i \ p až o \ p
zkusit
report_timing-od-NAME NAME

 

[khorram]

Pokud myslíte, jak to udělat syntézu nástroje, měli byste zkontrolovat všechny cesty ze vstupů na výstupy, které neprojdou vaše taktovaný vždy blok Verilog (proces bloku ve VHDL).

Pozdravy,
KH

 

[xworld2008]

Znamená to, že jsem ve svém návrhu, existuje několik cest, které jsou kombinační cesty ze vstupního portu na výstupní port, nemusím skript najít všechny tyto kombinační cesty.
Vím, že používáte "report_timing-<input port> od-do <output port> můžete nahlásit přímo, ale teď v mém návrhu, tam jsou stovky přístavu, a tak jsem vyčerpaný psát skripty pro identifikaci těchto kombinační cesty.
kdo mi může pomoci?

 

[mark_yeh]

Jestliže používáte DC, nejsou žádné příkazy k nalezení kombinační cesty.Četli kódu HDL, nebo použijte HDL analyzátor jako Debussy.

 

[haosg]

set_max_delay-z [all_inputs]-na [all_outputs]
report_timing-z [all_imputs]-k [all_outputs]-max_paths 10000

 

[zhangpengyu]

dc může vypsat všechny cesty,
Cesta přes hranice bude!

 

[tukken]

Sythesis samostatný modul a uživatelské primtime hlásit všechny cesty.

 

[hgby2209]

použití report_timing-k end_point
DC pak bude seznam byla trasa prochází, co kombinačních buněk.