F
Fergu
Guest
Ahoj, vše jsem napsal testbench, a to v simulované ModelSim, ale tam je chyba asi textio čtení, informace o chybě jsou:
# Závažná chyba při F: / 123/duc_design_restored/duc/test_complex_tb.vhd linka 121
- VHDL kód sekci:
data_in: proces (CLK)
Soubor f_bdata: text otevřený read_mode je "test.txt";
variabilní l_bdata: linka;
variabilní w_bdata: integer;
začít
pokud rising_edge (CLK) pak
readline (f_bdata, l_bdata), - linka 121
read (l_bdata, w_bdata);
base_band_data <= CONV_STD_LOGIC_VECTOR (w_bdata, 16);
end if;
Ukončit proces data_in;
Je nějaká chyba v mém VHDL kód, pls pomozte mi, díky předem!
S pozdravem
Fergu
# Závažná chyba při F: / 123/duc_design_restored/duc/test_complex_tb.vhd linka 121
- VHDL kód sekci:
data_in: proces (CLK)
Soubor f_bdata: text otevřený read_mode je "test.txt";
variabilní l_bdata: linka;
variabilní w_bdata: integer;
začít
pokud rising_edge (CLK) pak
readline (f_bdata, l_bdata), - linka 121
read (l_bdata, w_bdata);
base_band_data <= CONV_STD_LOGIC_VECTOR (w_bdata, 16);
end if;
Ukončit proces data_in;
Je nějaká chyba v mém VHDL kód, pls pomozte mi, díky předem!
S pozdravem
Fergu