O Verilog kódování

[lostin_eda]

Hej, který toto prohlášení je používán v testbench, a já si myslím, že je špatné, že?a řekni mi, proč je špatně díky za vaši pomoc

Vždy @ (nebo B nebo C)
začít
if (a)
začít
@ (Posedge hodiny);
e = b;
konec
jiné
začít
# 10;
e = c;
konec
konec

 

[kanagavel_docs]

Nazdar,

Plese popsat váš požadavek ...

Kanags

 

[sanjay11]

@ (Posedge hodiny);

 

[lostin_eda]

kanagavel_docs napsal:

Nazdar,Plese popsat váš požadavek ...Kanags

 

[kanagavel_docs]

Nazdar,

Tento blok je vždy citlivá na a, b, c, pouze vstupy.Tak těžké zachytit stoupající hranou hodin.Je-li hodiny vzestupu a některý ze vstupních změně dojde současně pouze provedení bude pohybovat od tohoto prohlášení.Takže, přidejte hodin v citlivých seznamu a zkuste to.

Pozdravy,
Kanags

 

[lostin_eda]

Děkuji vám všem

 

[jimaaa0]

já si spustit tento kód v ISE9.2i, ale není tam žádná chyba kontrolována, s výjimkou žádné změny na signál.