omezení pro vstupní pin v syntéze

[cafukarfoo]

Ahoj všichni,

Potřebuji vaši radu zde.

Mám vstupní pin, který je datový pin.Ale někteří z logiky závisí na
rostoucí / klesající této vstupní pin.

Například,
Modul test (A, B, C, D, CLK);
vstup;
vstup C;
výstup B;
výstup D;
vstup CLK;

Vždy @ (posedge) začíná
B <= C;
konec

Vždy @ (posedge CLK) začít
D <= A;
konec

V tomto příkladu flop B vytvořené s ČLK pin připojené k pin.

Takže omezení souboru, jak by měl i omezení?

Díky předem za vaši pomoc.

 

[avimit]

1.Používáte jako hodiny.Jste si jisti, že chcete udělat?
2.Vzhledem k tomu je také hodiny, které jste muliple hodiny.

Nyní můžete omezit, pokud jde o hodiny CLK.a vy můžete omezit C s ohledem na hodiny A.
Budete mít také na falešné cesty mezi clcok domény a hodiny CLK domény.
Kr,
Avi

 

[anssprasad]

Ahoj,

V příkladu jste dali i signál a signál CLK mají být definovány jako hodiny v syntéze.Protože jste je datový pin zjistit, zda je potřeba dělat žádné časové analýzy na cesty, které jsou v této oblasti hodiny.V závislosti na které jste buď prohlásit cesty taktovaný na jako falešné cesty nebo jiné hodiny domény.

Díky
Prasad.
cafukarfoo napsal:

Ahoj všichni,Potřebuji vaši radu zde.Mám vstupní pin, který je datový pin.
Ale někteří z logiky závisí na

rostoucí / klesající této vstupní pin.Například,

Modul test (A, B, C, D, CLK);

vstup;

vstup C;

výstup B;

výstup D;

vstup CLK;Vždy @ (posedge) začíná

B <= C;

konecVždy @ (posedge CLK) začít

D <= A;

konecV tomto příkladu flop B vytvořené s ČLK pin připojené k pin.Takže omezení souboru, jak by měl i omezení?Díky předem za vaši pomoc.

 

[cafukarfoo]

Ahoj Avimit a anssprasad,

Vlastně hodně vnitřní logiku v mém návrhu se bude používat data A.
A hlavní hodiny pro můj design je CLK.

Takže pokud i definovat jako hodiny, mám pocit, něco je špatně s tímto.

Mnoho hodiny vtokových pro bude stížnost DC.

Mám na mysli lepší způsob, jak zvládnout tuto situaci.Buď změnit
RTL nebo definovat kolík v lepším způsobem

 

[ljxpjpjljx]

Myslím, že změnit RTL je nejlepší způsob!

 

[cafukarfoo]

Ahoj ljxpjpjljx,

Pokud se v tomto případě, trvám na tom, aby zachovaly RTL, jaký je nejlepší způsob, jak
omezení pin pro syntézu běh?

Díky.

 

[anssprasad]

Pokud existuje nějaký signál, že se chystá hodiny vstup flip flop, pak není jiná cesta ven, ale ji definovat jako hodiny v DC.Pokud narazíte na nějakou, prosím dejte mi vědět.

 

[cafukarfoo]

Ahoj anssprasad,

V mém případě, že je pouze 1 flop pohon pin další A. flop disk CLK pin.

Takže i použití "set_max_delay" a "set_min_delay" pro flop cesta do pin
k omezení to pro nastavení a držet časové kontroly.

Pokud máš lepší mínění, dejte mi prosím vědět.díky.