Otázka asi SRAM kontrola (VHDL)!

V

vvsvv

Guest
Teď dělám projekt o Video akvizice.
V tomto projektu jsem se vypořádat s Video data tvoří A / D (SAA7111A).
My si je psát "lichá pole data" na Sram A zatímco číst "i pole dat" z Sram B. a potom si přečtěte "lichá pole data" od Sram A zatímco napsat "i pole dat" z Sram B.

jak programovat ve VHDL?

MŮŽETE HELP ME i ty Řekni mi PRÁVO THOUTHT!
mockrát děkuji!<img src="http://www.edaboard.com/images/smiles/icon_rolleyes.gif" alt="Kolejová Eyes" border="0" />
 
Proč u použití ram?Proč?FPGA, pokud je dostatečně rychlý číst takovou rychlostí, jako ADC je pak proč u dočasně ukládat vzorky v paměti RAM?jen psát a číst.Je
doesnt smysl mi ...nebo I dont vidět každý detail?

podle!

 
jaký provoz a chcete dělat po aqusition.zde může být možnost, že u nesmějí vyžadovat ram původně forthat perticular operatin u dont potřeba žádné ram, jak můžete používat jeden jediný bit čítač.pokud je bit 1 nám umožňuje ukládat data ve ram1 a při 0 do 2 ram a incriment může u přepážky na každé hodiny cyklu.Také místo použití protiopatření u můžete použít přepínač přepínač, který přepíná na každém vstupu hodiny puls

nashledanou
Ashish

 
Ihave dělat nějaké math provoz po video acquestion.
Takže jsem pro ukládání video dat v Sram!

Řekněte mi prosím, jak ovládat CS, WE, Ø Sram.

Květen jakékoli muž mi říci, jak to myslíte o načasování WE, OE, DATA, adresa?

děkuji znovu!

 
Myslím, že lepší je stáhnout si list ze SRAM, které byste použili.
Po jednoduše zkopírovat vlnovou pro čtení a zápis.
není těžké přijít.

 
nazdar

musí dát i u některých kód v verilog nebo VHDL pro SDRAM řadič, který může u průvodce, jak postupovat s tím.Jen mi řekni, v nichž HDL, zda verilog nebo VHDL u want to.

pozdravy
Ashish

 
na ashishjindal76:
Budu velmi ocení, pokud si dejte mi nějaký odkaz kód ve VHDL !!!!!!
^ _ ^

na tlp71 (at) hotmail.com:
Mám stáhnout leták o SRAM.
ale já dont vědět, jak se vypořádat s načasováním
my, oe, data, adresy.
Například:
Jak se zpožděním jsme pro 8NS když můj cloclk je 13.5Mhz?
děkuji!

V neposlední řadě děkuji alll!

 
omlouvat se!
Jsem zapomněl dát svůj e-mail!
Děkujeme vám za sdílení kódu!
můj email je

sunhonglin (at) 126.com

díky!

 
není nutné, aby neprodleně opravdu o 8 ns.
Parametry listu řekl, že jsou maximun nebo minum hodnotu práce.
Můžete jít také více pomalý, než je maximální frekvence.
Chcete-li zpoždění některých signálů je nutné použít s hodinami a zpoždění souladu se drobet flip flop.
Nashledanou.
G.

 
|---------- Twc ------------- |
ADDRESS----/--------------------------- \ ---------------
\ ---------------------------/
/ CS___________________________________________/--------
|---- Twp ------ |
/ WE -------------- \ ______________/----------------------
| - Tdw-| Tdh |
DATA---------------------/---------- \ ------
\ ----------/
Typické min max
TWP - Napište Pulzní Šířka 8 ____ 8 ____ ____ 10 ns
tDW - Data 6 Validní 6 ____ ____ ____ 7 ns
do konce napiš
tDH - Data Hold Time 0 ____ 0 ____ ____ 0 ns

Twp napiš Pulzní Šířka 8 ____ 8 ____ ____ 10 ns

Jak se k této kontrole SRAM pomocí VHDL?
Květen někdo pomůže mi s nějakou představu? (Nebo VHDL zdrojového kódu

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />znovu poděkovat!

 
formát SRAM Načasování je zmatená!
ale je to přímo v mé notepad.exe !!!!!!!
Promiň za to.nicméně
I to, co hodláte používat, je IDT71V424S o IDT
Cou mohou vypadat v manuálu na to!
děkuji!

 
yu může vytvořit čítač, a dekódovat některé valuse, es pro čtení.

případě je proti
při 5 =>
přidat <= <your add>
cs <='1 ';
oe <='1 ';
při 10 =>
cs <='0 ';
oe <='0 ';
přidat <= <your add>
při 15 =>
data_in <= data_ram;
při 20 =>
cs <='1 ';
oe <='1 ';
ehrn ostatní =>
"kód"
konec případu;

Jedná se například o čísla se vztahují na Vás hodinové frekvence.

 
to: tlp71 (at) hotmail.com
Mockrát děkuji!
však tento kód fungovat?
a to u zváží "Twp a tdw, tdh" v tomto zdrojovém kódu?
díky!

 
může být, není kompletní, je třeba použít VHDL sintax
Proces ()
začít

atd..pomocí čísel si můžete najít vhodné načasování.

 
nazdar

Zde můžete najít u VHDL model pro SDRAM řadič od Xilinx.

pozdravy
Ashish
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top