[Otázka] hodiny gating buněk

[gerade]

Ahoj, všechny v současné době se setkáte s problémem s mobilními hodin vtokových. Synplify vždy přidá a brána za západku, vstupy a jsou globální hodiny (obvykle s příponou ISO) a hodiny vyrobené z západku. VHDL je uveden níže, knihovna IEEE, použití ieee.std_logic_1164.all, osoba clock_gating je port (CPEN: z std_ulogic, CP: v std_ulogic, EN: v std_ulogic, TE: v std_ulogic), konec clock_gating, architektura RTL z clock_gating je signál latch_enable_s: std_ulogic, signál clk_latched_s: std_ulogic, signál clk_enable_s: std_ulogic, začít - OR pro TE hodiny před latch_enable_s gating západky

 

[gerade]

může někdo dát mi pomoct?

 

[r_e_m_y]

Ahoj gerade, když napíšete:

 clock_gating_latch: proces (CP, latch_enable_s) začít if (CP = 0 "), pak clk_latched_s