otázka o "define_name_rules" cmd syntézy.

Q

quan228228

Guest
Chci omezit první znak '\\' na jméno objektů. Prostřednictvím jsem použil následující pravidla pojmenování, název objekty ještě první znak '\\'. Proč? Jak resovle to? define_name_rules Verilog-check_bus_indexing-povoleno {az 0-9 _ []} \\-remove_internal_net_bus \\-flatten_multi_dimension_busses \\-first_restricted "\\ _ 0-9" TKS VM! quan228228
 
Zkuste použít-omezené {\\} v první příkaz sám
 
[Quote = nanda_kishore] zkuste omezené {\\} v první příkaz sám [/quote] Ano. Tato volba může fungovat. Díky. Ale proč ne option'-first_restricted "fungují dobře? quan228228
 
Myslím, že to, first_restricted nepůjde s příkazem "define_name_rules Verilog" .. Nejsem si jistý, že se ... tak jako tak .. zkuste "define_name_rules Verilog-help" pro další možnosti, které se hodí tento příkaz ..
 
Zpráva DC Chyba: nelze použít argument, "omezený" s "dovoleno". Každopádně, eventhough jsem nedal '\\' v seznamu povolených, ale stále má čistého netlist jméno "\\". Je to tak zvláštní. Žádnou odpověď Vítejte quan228228
 
Dobrý den, může být, můžete použít dvě různé pojmenování pravidlo jeden s možností omezit jeden s Povolit options.first platí omezení pravidla a pak možnost rules.after, že pokud vypsat nástroj odstraní "\\" z vašeho návrhu. jde, ramesh.s
 

Welcome to EDABoard.com

Sponsor

Back
Top