Otázky týkající se PLL chvění

L

leonwang

Guest
Promiňte, jak simulovat jitter navržené PLL? BTW, já používám kadence nástroje. A jak snížit vibrace? Je nějaká optimalizace? Díky moc.
 
Filtr vysokého řádu a dobré VCO může přispět ke zlepšení jitter.
 
vyšším ziskem může zlepšit výkon, ale vibrace vstupu hraje víc, pokud vstup není čistý, můžete odkazovat na nějaké papíry z šedé nebo Lee
 
Musíte plot s simulací fázi převodu zisku poměr (z / do fáze zisk), a teď si můžete optimalizovat LPF pro vaši potřebu (to je minimalizovat rozptyl) Domnívám se, že simulace je ve fázi domény. Pokud vaše vibrace stále není dobré, než za hluk v VCO / POWER / uspořádání.
 
FFT + diagram oka pozor => rozvržení, rozvržení a rozložení
 
Ahoj, je výběr z VCO také zapotřebí. Existuje několik VCO je, že jsou lepší než jiné pro konkrétní aplikaci. Cívky hraje velmi velkou roli. Používáte-li poplatek čerpadlo, musíte také postarat o generátoru referenční frekvenci. BR M
 
Díky vám všem. 1. I používat nástroje kadence. Prosím, řekněte mi, jak simulovat vibrace s tím. Je-li diagram oka, je přesnost není uspokojivý? Je-li FFT, prosím, řekněte mi, jak se s tím nosit. 2. Navrhl jsem VCO s kroužkem osc. Takže je tam nějaký návrh dovednost na nízké vibrace z VCO? 3. Až do teď jsem udělal něco, aby se růst a pokles době digitálního signálu z části rovné, v daném zápasu, atd. Co mám dělat jiného? Ještě jednou díky.
 
použití strašidlo a přidat VDC s krokem AC pos-rozdělovač musí být retimed
 
Můžete analyzovat fáze hluk VCO. Pomocí tichý VCO analyzovat fáze šumu způsobené nábojové pumpy a dectector pomocí strašidlo.
 
Jak simulovat fáze hluk VCO? Pomocí Hspice nebo MATLAB? Každý, kdo má nějaký Matlab M-file a Simulink soubor na toto téma?
 
Jak vytvořit fázový šum a přeměnit ji na jiter? Pomocí Hspice nebo MATLAB?
 
Pokud chcete simulovat PLL jitter, zkuste přidat induktory v tvé moci a země simulovat ohraničující vodič pak sledovat řídící napětí odchylky.
 
Dobrý den huanchou, že by mi vibrace pravděpodobně způsobeno tím, balení to je etc.ok fine.suppose mám 10mV změnu, pokud jde o zvlnění při kontrole napětí vco.is to pravé co se týče frekvence specifikace chvění, které Můj vibrace je = 10E-3 * (zisk VCO) / (2 * pi). Potom, jak převést tento na čas specifikace. jde o Amarnath
 
najdete informace o chvění měření z h ** p: / / designéry-guide.com. Zde je odkaz na měření chvění. h ** p: / / www.edaboard.com/ftopic78882.html
 
Přečetl jsem ve většině článků v IEEE, že PFD není hlavní cource z jitter.but u dont myslím, že pokud používáte IAM ad flip flop architektury s minimálním zpožděním, řekněme 12ps, aby se výrazně minimalizovat své mrtvé, zone.then pulsy Vytvořeno PFD, kdy ve stavu zámku způsobí zvlnění v ovládacím napětí, které vede ke kolísání kmitočtu, i když je možné použít low-pass filtr pro filtraci většinu z toho, když mám způsob odstranění zvlnění na ovládacím napětí po zámek, nebude to minimalizovat mé Frekvence chvění a také je třeba minimalizovat hluk fáze VCO, protože fázový šum bude dotčena zvlnění na ovládacím voltage.please mi říci, zda tyto věci jsou v pořádku. jde o Amarnath
 
Ahoj, Amarnath, PFD je hlavně o tom, co couse SPE PLL? Také mám velký zvlnění při zamknuté moje PLL a zvlnění není decresed mák čas projít, jaký je hlavní důvod tohoto kolísání? bych měl použít dolní propust filtr decrese to zvlnění, zvlnění si timepieriod z 2US vidět foem kontrolu votage z VCO
 
co je ur refernce frekvence zkontrolovat vlny může být z odkazů ostruhy khouly
 
[Quote = jerryhuang] Ahoj, Amarnath, PFD je hlavně o tom, co couse SPE PLL? Také mám velký zvlnění při zamknuté moje PLL a zvlnění není decresed mák čas projít, co je hlavním důvodem tohoto chvění? Používám low-pass filtr decrese to zvlnění, zvlnění si timepieriod z 2US vidět foem kontrolu votage z VCO [/quote] Ano ur právo extent.when u simulovat ur PLL bez vystaví to drsné prostředí na čipu , pak u může být, že to je jen reason.the zvlnění řízení lze minimalizovat na dobré míře zvýšením hodnoty kapacity, která je v sérii s odporem UR (IAM mluví o filtru použijí pro nábojové pumpy PLL ). ale tam je zase kompromis, kdy u to proto, že ur klesající smyčky šířku pásma, která bude mít vliv na zámek time.so lepší věc udělat, je používat jiný druh PFD, který nebude resetovat výstup impulsů i po zámku. jde o Amarnath
 
Díky, Amarnath, můj PLL je poplatek čerpadlo typ PLL, můj problém je, když je uzamčen můj PLL, vidět na kontrolu votage z VCO, uvidíte velké a nízké frekvence (kolem 120khz) zvlnění a votage zvlnění si ampiltude jak velký jako 2 mV, takže výstup z VCO frequnce má velkou původ, jak 200kHz od dopravce frekvence. [Size = 2] [color = # 999999] Přidáno po 4 minutách: [/color] [/size] Moje VCO zisk o 50 MHz / V, takže 2 mV zvlnění, není aceptable, ale nízká frequnce nelze descresed s Low Pass Filter, becase tento přístup bude muset s malou šířkou pásma, nízká Gian filtru, to může být realita? tak chci vědět, co je hlavním důvodem tohoto typu zvlnění [size = 2] [color = # 999999] Přidáno po 14 minutách: [/color] [/size] 2 khouly PLL je frakční PLL, takže moje reference frekvence je 20MHz, prostor je 300kHz, tak je to frakční podnět? [Size = 2] [color = # 999999] Přidáno po 6 minutách: [/color] [/size] Jedná se o vlnění seee z contral votage z VCO, není vidět z podnětu výstup VCO frekvence, takže si myslím, že není reference podnět
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top