Příklad použití blokování úkol v Verilog

[yuenkit]

Ahoj,

Já normálně používat Non-blokování úkol ve své konstrukci a použití blokování přiřazení v mém testbench.

Zajímalo by mě, za jakých situací budeme používat blokovací přiřazení v designu (bude syntetizován)?Můžete dát příklad k dokreslení svých bodu?Děkuji vám!

 

[stevepre]

Pravidlo:
Non-blokování: použité sekvenčního obvodu
Blokování: používané v kombinatorické obvodu

Nezáleží na tom, jestli je to testbench nebo syntetizovatelné RTL kód.Stačí sledovat toto pravidlo.

 

[yuenkit]

thnx,

Ale iv sekvenčním bloku, obvod je v podstatě logické combo flipflop, takže je těžké oddělit sekvenčních logických a combo logiku.

může někdo mi ukazuje fragment kódu používat blokování přiřazení (pro syntézu účely, ne pro testbench)?

dokonce i ve FSM kódování, jsem se setkal některé příklady, které jsou kompletně napsán za použití Non-blokování.I když jsem přednost použití Non-blokování úkol.

 

[shiv_emf]

, že palec pravidla dopadne dobře!Existují jiné possiblity pro použití blokování závěrky v squential design