Přechod kód z FPGA do ASIC (problémy)

[mjelahi]

Mám Verilog kódu pro design, která byla provedena na
Virtex-4.Můj cíl je tento návrh na provedení ASIC.problémy, které jsem s právě teď jsou spojeny s FPGA na portování
k návrhu ASIC.Když jsem četl tento design do Cadence syntéza
Nástroje, mám několik nevyřešených odkazy na IDELAYCTRL, ODDR, BUFG,
BUFR, BUFIO, BUFGMUX_VIRTEX4.Tyto moduly jsou umístěny v konstrukci
takto:IDELAYCTRL - připojení k DCM

ODDR - připojení k DCM

BUFG - připojení k DCM

BUFR - připojení k SerDes

BUFIO - připojení k SerDes

BUFGMUX_VIRTEX4 - připojení k DCMZdá se, že tyto moduly jako Xilinx specifické a jsou automaticky
instance v Verilog kódu při DCM a SerDes složek byly
nakonfigurovat pomocí nástroje Xilinx.Můžete mi laskavě návod na to, co
mám dělat o těchto komponent, neboť neexistuje kód pro tyto
moduly v mém kódu adresáře?Má někdo zkušenosti tohoto druhu
problém, než při pohybu FPGA-Based prováděním ASIC?Zní 1 minuta:Mám strávit nějaký čas se podíváme do Verilog kódu a Xilinx Virtex 4
dokumentace.Toto jsou moje poznatky a některé související otázky:

1) - BUFG

Jednoduché hodiny v, hodiny z vyrovnávací paměti.Zdá se, že mohu odstranit ji
ASIC implementace CTS, jak lze provádět tuto sám.

2) - BUFIO

Jednoduché hodiny v, hodiny z vyrovnávací paměti.Zdá se, že může odstranit tento
taky pro provádění ASIC bez změny funkčního
chování a nechte CTS postarat se o to.

3) - ODDR

Double Data Rate rejstříku.Ale v Verilog kódu, který mám, je
Jen se používá, aby předal kopii hodiny na výstupu (tato
informace lze ověřit v ug070.pdf - str. 324).Všimněte si, že ODDR
byl speciálně nakonfigurován tak, aby vstup D1 je stanovena na 1'b1
D2 a vstup je stanovena na 1'b0.Podle dokumentace, Xilinx
doporučuje používat tento režim, aby předal hodiny z tkaniny pro FPGA
výstupní piny.

Nyní, tam jsou dvě otázky, které jsou znepokojivé mě teď v
jde o ODDR.Za prvé, jaký je důvod, že Xilinx doporučit
pomocí tohoto systému a co je výhodou tohoto přístupu?
Za druhé, může mi někdo říct, jestli jsem to třeba ODDR pro mé ASIC
implementace (pro předávání hodiny na výstupu)?

4) - BUFR

Clock-in/clock-out buffer s možností rozdělit vstupní
taktovací frekvenci.V mém případě to vyrovnávací paměť je jen dělením hodin
četnost dva.Vstup CE kolík je pevně nastaven na 1'b1 a CLR vstupní pin
je otevřený.

A teď, moje otázka je, že to, co je nejjednodušší a nejefektivnější, aby
nahradit provádění ASIC?Mohu použít jen na pult
Přístup k dělení kmitočtu dvěma nebo mám vložit jiný DCM
pro tento jeden, nebo je nějaký lepší způsob, jak tento problém vyřešit?

5) - BUFMUX_VIRTEX4

Hodiny bufferu se dvěma hodinami vstupy, jeden výstup hodiny, a zvolte
line, což znamená, že je v podstatě hodiny multiplexer.Poznámka:
že obě hodiny jsou faktorem sebe v tomto případě (tj.
clk1 je 200 MHz a clk2 je 400 MHz).

Pro tento jeden, mohu použít jednoduchý mux, ale to způsobí závady na
produkce v okamžiku, kdy 'select line' změny.Našla jsem dobrý
zdroje na webu
(http://www.design-reuse.com/articles/5827/techniques-to-make-clock-
spínací-glitch-free.html),
které představují techniku provedení závada volného času mux, ale já jsem
není si jistý, jestli to
doporučuje způsob, jak vyřešit tento problém.Takže, žádné pokyny, tohle je
vysoce ocenil.

6) - IDELAYCTRL

Bohužel, nemám úplně pochopit účel tohoto
modulu.V dokumentaci (ug070.pdf - můžete snadno najít tento doc
o pouhé vyhledávání je na google), je uvedeno následující:

Modul nabízí IDELAYCTRL zkreslení napětí, nezávisle na procesu,
napětí a výkyvy teplot na vodovodní-delay řádku pomocí
pevné-frekvence referenční hodiny, REFCLK.To umožňuje velmi acccurate
zpoždění ladění.

Ale jak přesně?Tento znepokojující prostě pořád mě jako popis je
omezena tak v dokumentaci.Všimněte si, že výstupní pin (RDY) je
ponechána otevřená v mém případě.Dokumentace také říká, že
implementace nástroje umožňují RDY být nesouvisející / ignorovat.

RDY - Ready
Připravený (RDY) signál indikuje, kdy IDELAY modulů
konkrétním regionu jsou kalibrovány.Signál RDY je deasserted pokud REFCLK
se koná na vysoké nebo nízké hodinové lhůty pro jednu nebo více.Je-li RDY je deasserted
Nízká, musí být modul IDELAYCTRL obnovit.Implementace nástrojů
RDY aby se nespojených / ignorovat.

Ale to prostě nedává smysl.Jaké použití modulu
, jehož
jediným výstupem je právě opustil otevřeno?Nebo jak může tento modul provádět
kalibrace s nesouvisí RDY port?Konečně, myslíš, že kdybych
třeba tento modul pro mé realizaci ASIC?

Jakákoli zpětná vazba je vysoce ceněn.

 

[rberek]

Je těžké poradit vám, protože, které I / O a stopování funkce zvolit, je zcela závislá na tom, co je ve vašem ASIC dodavatele knihovny.Vím, že jeho moc o odpověď, ale musíte se podívat na to, co váš dodavatel nabízí, srovnání, že funkce s tím, co Xilinx poskytuje, a učinit volbu.

Nemohu odpovědět každý z vašich otázek, aniž by přezkoumání Xilinx I / O databook, ale často používají DDR podložka pro výstup hodiny, protože je nutí času strom přechod logický signál, že nastanou v I / O PAD a zaručuje, že Není načasování zpoždění PAD.

To zní, jako právě používáte Xilinx SerDes jádra.Myslím, že to bude větší problém při přechodu na ASIC, jak je těžké SerDes makra nebudou k dispozici ve všech nových technologií, a budete muset upravit svůj návrh na využití ASIC prodejci SerDes jádra.

rb

 

[hellokid]

FPGA implementace je obvykle používají k ověření návrhu ASIC.Je-li u potřeba až k pásku z čipu FPGA design je frist krok.
Pokud se však u nechtějí, aby se čip úplně, myslím, že bude lepší, u migrovat z V4 do Tištěná.