předek ASIC flow otázku

[vikas_lakhanpal27]

Kluci,
Mám otázku.Předpokládejme, že máme design zkontrolovali jsme jeho functnality s ohledem na Spec. pomocí RTL simulací.Nyní jsme syntetizován design.Pak jsem udělal functinol Ověření pro zajištění toho, že RTL a netlist oba jsou functnlly stejné.Časování Ověřili jsme s STA.Předpokládejme, že moje omezení jsou vhodné do STA a FV, a není pochyb o tom.

Nyní je otázkou, co je potřeba Gate Simulace Level pak?Poznámka: STA omezení a FV omezení jsou správné, a není pochyb o tom.

 

[Adam.Yakuvitz]

hi vikas,

statickou kontroly, tzn.STA pro načasování ověřování a formální verifikace na RTL na netlist konzistence, pak jste "blízko" k nedělá bráně úrovni simuation.

Ty by také měli zkontrolovat hodiny oblasti křížení s cílem zajistit, že neexistují žádné metastability.To může být provedeno s strukturálních nástroje pro kontrolu, jako Konformní-CDC (který přichází postavený in s vaší nářadí LEC) nebo Real-Intent Hodiny Verification nástroj.

Nicméně, většina lidí si level simulace brána jako zdravý rozum Ujistěte se, že jejich návrhy se chovají čistě a zkušenosti potěšení vidět průběhy a chytání žádné do očí bijící chyby.Kromě toho, formální-FV nebo STA může být vaše být omezena (např. skenování zdravotně postižené apod.).Gate-úrovni sims může být plně unconstratined v závislosti na tom, co režim, který chcete testovat.

Ale všechny jemné chyby, které FV (formální verifikace) nebo STA úlovky jsou prakticky nemožné zjistit, s gate-úrovni sims.

- Ay

 

[vikas_lakhanpal27]

Díky Adam.
U daly velmi dobré odpovědi.
"" To by také měli zkontrolovat hodiny oblasti křížení s cílem zajistit, že neexistují žádné metastability. ""
O tomto bych chtěl zůstat, že zatímco my STA it automaticky pořídí care o metastability a formální verification pro functinolity.I dont myslím, že bychom require any extra tool na check to.
Adam,
A ještě jedna pochybnost mám.STA nemá kontroly pro asynchronní paths.I Mysli Ve většině design budeme dělat nějaké combo cesty také.Myslím, že to může být jeden z důvodů pro to GLS.
Má STA postarat se o závady?

Vikas

 

[sree205]

Pokud jde o STA, Inka z combo bloků, které r omezené použití virtuální hodiny, které r psaný jako součást omezení.

 

[vikas_lakhanpal27]

Ahoj sree,
Pokud je to možné může u vysvětlit podrobně?

 

[iwpia50s]

STA neodhalí závady.

 

[Dechen]

Brána Leve simulace na obou rozích zvýší úroveň spolehlivosti pro pásky ven.Rovněž je velmi účinná chytit nějaký reset, IO otázky.To může také chytit nějaký čas STA omezit chybyPřidáno po 10 sekundách:Brána Leve simulace v obou rozích zvýší úroveň spolehlivosti pro pásky ven.Rovněž je velmi účinná chytit nějaký reset, IO otázky.To může také chytit nějaký čas STA omezit chyby

 

[surisingh]

Společný důvod jít na úrovni simulace brány jsou následující:

* Chcete-li zjistit, jestli reset uvolnění, inicializační sekvenci a nastartovat sekvence jsou správné.
* STA nástroje neověřuje asynchronní rozhraní.
* Nechtěné závislosti na počátečních podmínkách lze nalézt prostřednictvím GLS
* Dobré pro ověření funkčnosti a načasování obvodů a cesty, které nejsou zahrnuty v nástroji STA
* Design změny mohou vést k chybným falešné cesty / Multi cyklotrasa v návrhu omezení.
* Dává vynikající pocit, že design je implementována správněTakže před odesláním návrhu na pásku-out, jsme se spustit omezený soubor úrovně simulace brány.

 

[ljxpjpjljx]

Ano, OFICIÁLNÍ lze STA rovná GLS v některých aspektech, ale GLS mohou udělat více, že STA a formální cann't dělat.
STA nelze zkontrolovat cross hodiny-domény načasování.GLS můžete zkontrolovat v nějakém rozsahu.
GLS může odrážet funkční a načasování informaion skutečné čip, i když může běžet delší dobu, aby tak učinily.Takže musíme vybrat test GLS případ pečlivě a spustit potřebné test case.