převod VHDL kódu pro Verilog

[funjoke]

knihovna IEEE, použití IEEE.std_logic_1164.all, použití IEEE.std_logic_unsigned.all, osoba DataMEM je port (datain, adresa: V std_logic_vector (31 downto 0), CLK, wrtenb, readenb: v std_logic, dataout: z std_logic_vector (31 downto 0)), konec DataMEM, architektura behav_DataMEM z DataMEM je typ MEM_type je pole (1023 downto 0) z std_logic_vector (7 downto 0), signál data_mem: MEM_type, začne proces (CLK, adresa) začít if (CLK "události a CLK = '1 'a wrtenb = 1), pak data_mem (conv_integer (adresa) 3)

 

[bigdogguru]

Existuje několik VHDL pro Verilog převodníky jsou k dispozici: [url = http://www.verilog.net/free.html] Verilog.Net - bezplatné nástroje [/url] [url = http://www.edaboard.com/ftopic347684 . html] Předchozí Vysílání - vkládají App [/url] [url = ~ http://doolittle.icarus.com/ larry/vhd2vl] Coverter Doolittle je [/url]

 

[funjoke]

Nemůžu ale použít jej převést, i wan přímé adresy pro stažení nástroje pro převodník,,, x-tek Stáhl jsem si ale nemůžu změnit to dobře