přidáním jediného IEEE754 přesností s plovoucí řádovou čárkou .......

[watabe112]

může mi někdo pomoci ..... jak přidat IEEE754 s plovoucí desetinnou čárkou ..... i třeba najít střední .... za prvé, musím přidat ... pak rozdělí .... Musím napsat, že v verilog ..... Může mi někdo pomoct ....:|

 

[vipinlal]

K dispozici jsou dva nebo tři plovoucím kódem bod výbavu v OpenCores. Je stáhnout a zkontrolovat kódy. To vám dá představu o kódování.

 

[TrickyDicky]

Altera má úplný seznam s plovoucí desetinnou čárkou jader IP. Najít v mega-průvodce v Quartus.

 

[watabe112]

Ahoj všichni ...... může někdo zkontrolovat, zda pro mě ..... můj program je správné ?..... musím přidat IEEE754 jediné přesné číslo ....... ............................................... Kód .. .................................................. .......................... Modul modadd (vstup CLK, vstup [31:0], vstup [31:0] b, výstup reg [31:0] r), drát sa, drát [07:00] ea, drát [22:0] fa ; přiřadit sa = [31]; přiřadit ks = [30:23]; přiřadit fa = [22:0]; drát sb, drát [07:00] eb; drát [22:0] fb; přiřadit sb = b [31]; přiřadit eb = b [30:23]; přiřadit fb = b [22:0] / * Stupeň 1. * Třídit čísla podle exponent. * Stane číslo s největší exponent. * Negovat b v případě odčítání. * / Reg SA1, reg [07:00] eL, reg [22:0] fracL, reg. SB1, reg [07:00] eS, reg [22:0] fracS, vždy @ (posedge CLK) začít if (ea > eb) začíná SA1

 

[vipinlal]

Provést ruční výpočet a zjistit, které střední výkon se nedaří. Například zkontrolujte, zda je průběžný výstup po stage1 nebo stage3 stage2 nebo je špatně .. kde máte vlastně přidat fract části čísel? I dont vidět, že v kódu.

 

[watabe112]

promiň .... já zapomněl, že část ..... může u řekni mi .... jak reprezentovat 1.100000 v verilog kód ..... může u mi dát příklad ......

 

[vipinlal]

reg [07:00] hodnota, hodnota = 1100000, což by mělo fungovat. Jen mějte na paměti desetinné místo. Nejsem tak dobrý s Verilog, takže nemůžu dát přesný kódu.

 

[watabe112]

může u mi dát příklad, jak se kóduje 1.010101 ........... jak přidat předních bit (1). verilog v .......