Paralelní bloky v Verilog

[Arik]

Ahoj

Jaký je rozdíl mezi paralelním bloku a sekvenční blok se non-blokování úkoly?

Jinými slovy, existuje nějaká paralelní funkci, která by nemohla být provedena se non-blokátory úkoly uvnitř sekvenční bloku a vyžaduje paralelní blok?Díky a pokud jde

 

[avimit]

Ahoj,
1.V zásadě můžete dělat vše druh parallism pouze pomocí blokování nebo pouze na blokování úkoly.
2.paralelní bloky?Co se snažíte položit?Myslím, že jste s odkazem na 'přiřadit' prohlášení?nebo máte na mysli říci 2 vždy bloků nebo 2 původní bloky nebo směs dvou?pls upřesnit
sekvenční bloky: Myslím, že jste na mysli kód napsáno uvnitř 'první' nebo 'always' bloky?, Opět můžete mít všechny druhy paralelismu buď pomocí blokování nebo non-blokování úkoly.Nicméně to nemusí být doporučený způsob, jak věci dělat.
Nevím jestli mám právo vás, ne-li pls vypracovat
Kr,
Avi
http://www.vlsiip.com

 

[Arik]

thx avimit za odpověď

Do paralelní blok myslím blok určený klíčových slov vidličkou připojit Verilog.
A sekvenční bloku myslím blok určený klíčových slov začíná koncem v Verilog.

Myslím si, že jakékoli chování, které podobnost by mohly být prováděny prostřednictvím sekvenční blok se non-blokovací úkoly v ní.A v důsledku toho není jasné, nutnost paralelní bloky v Verilog.Zdá se, že jsou nadbytečné.

 

[avimit]

Já jsem jen mluvil o tom RTL, tj. synthesizeable kód.A já bych stále stojí o to, co jsem řekl.
Pokud se chování modelování týče, jsem zvyklý říkat furthur, jak to není moje doména. #
Kr,
Avi

 

[Arik]

Takže, myslíte, že paralelní blok definované vidličkou a přidejte klíčová slova není syntetizovatelné?Pokud tomu tak není tak to znamená, že paralelní blok je určen pro simulaci pouze.

 

[avimit]

Ano, vidlička-připojit, pokud je mi známo, jsou pro simulační modelování pouze.Ale já jsem víc do VHDL než Verilog, takže pokud někdo čtení to může ověřit své tvrzení, byl bych šťastný
Kr,
Avi
http://www.vlsiip.com

 

[Arik]

OK, avimit

Paralelní blok Verilog je opravdu unsynthesizable a je používán pro simulaci účely.Nakonec jsem se objasnit tuto otázku pro mě.Udělal jsem několik pokusů s simulátor ModelSim, vyzkoušeli všechny 4 k dispozici kombinace 2 za Verilog konstrukty: paralelní / sekvenční bloky a blokování / non-blokování úkoly.A zde jsou výsledky:

1.Sekvenční blok s blokováním úkoly
Prohlášení sekvenční bloku jsou zpracovávány v pořadí, v jakém jsou uvedeny.Prohlášení se provádí až poté, co jeho předchozí prohlášení dokončí provedení.Pokud je zpoždění nebo událost ovládání je uvedeno, že je ve vztahu k simulaci době, kdy předchozí prohlášení, v bloku dokončen provedení.2.Sekvenční blok se non-blokování úkoly
Pokud se žádné pravidelné zpoždění jsou uvedeny pak vpravo-straně vyjádření všech non-blokovací prohlášení jsou hodnoceny pak úkoly jsou prováděny v souladu s Intra-přiřazení zpoždění.Pokud pravidelná zpoždění kontrol jsou specifikovány pak exekučního příkazu non-blokování úkoly je definován pravidelným zpožděním kontrol.3.Paralelní blok s blokováním úkoly
V případě souběžně blokuje všechny výkazy začít provádět v čase 0.Nicméně
posloupnost příkazů se stále brát v úvahu.To je proměnné použité v každý následující prohlášení přijmout hodnoty, které jim v předchozích prohlášení.

4.Paralelní blok se non-blokování úkoly
V tomto případě se všechny příkazy start spustit v čase 0 a pravý-ruka vyjádření všech výkazů jsou hodnoceny okamžitě za předpokladu, že neexistují žádné pravidelné zpoždění.To znamená, že proměnné použité v každý následující prohlášení nebere hodnoty, které jim v předchozích prohlášení.

Takže shrnující všech těchto případech lze říci, že tím, že blokuje / non-blokovací prohlášení, že je kontrolován, zda hodnoty proměnných, které jim v předchozích závěrce jsou použity v následných prohlášení, nebo ne.A sekvenční / paralelní bloky je kontrolován, zda simulační čas je v poměru k době, kdy předchozí prohlášení, dokončení je to výkon nebo do doby, kdy
bloku byla zadána.

 

[avimit]

ahoj,
Dobře, dobře přečíst své výsledky.Ale jak jsem řekl, tyto všechny realted k simulaci a nikoliv syntézu.A já stále stojí o to, co jsem řekl dříve, pokud syntéza se týká.
Kr,
Avi