patří soubor v verilog

[senddilu]

Pro včetně souboru v verlog, jsem použil "patří v testovací modul. Takže mým cílem bylo zavolat úkoly, které jsou definovány v souboru 'include "task_def.v", zatímco compliling, jsem se snažil jak sestavování testovací modul a task_dev.v Modelsim hlásí spoustu chyb pro proměnné deklarované v souborech. Jak se zbavit tohoto problému.? -Díky Senddilu

 

[HolySaint]

pouze kompilace souboru, který obsahuje úkol soubor je v pořádku

 

[ljxpjpjljx]

Také byste měli přidat nějaké volby!

 

[m2star]

jak zahrnout soubor v verilog prosím pomozte ............. i použití "zahrnují ale nefunguje .........

 

[ljxpjpjljx]

když budeš dělat simulace, měli byste také přidat v zahrnují cestě!

 

[Anil Rana]

V "zahrnují udržet ve vztahu k adresáři, kde jste kompilaci.