periferních registrů v HDL, div dobrý styl

[hrbit se]

Jsem navrhování sériový port controllor, takže budu udržovat některých periferních registrů.
Zajímalo by mě, jak se vyjádřit periferních registrů v HDL.

Hlavně controllor je rozdělena do tří modulů: CPU interface, přijímač a vysílač
registrů lze rozdělit do tří typů podle toho, jak písemného jsou.
1: písemná pouze cpu
2: písemná pouze přijímač / vysílač
3: napsal i CPU a přijímač / vysílač

za 1. typu, mohu použít verilog'reg 'v CPU interface modul si uvědomit, že
a obdobným způsobem typu 2
ale pro typ 3, myslím, že musím napsat malý abitrator modul jak je uvedeno níže (reset logika je vynechán)

reg [07:00] register3;
Modul reg_abit (
vstup CLK,
vstup [07:00] data_cpu,
vstup [07:00] data_tran,
vstup wr_cpu,
vstup wr_tran,
)

Vždy @ (posedge CLK)
if (~ wr_cpu)
register3 <= data_cpu;
else if (~ wr_tran)
register3 <= data_tran;
jiný
register3 <= register3;

endmodule

Nevím, je to dobrý styl, nebo ne, prosím dejte mi nějaké rady, díky.
PS: Chci vědět, jak se cpu registr je soubor orgnised příliš.