L
llrry
Guest
Stalo se to, že nedávno jsem obtěžoval podle data pořízení problém.
Mám systém základnu na jednom DSP.
a jednoho FPGA implementovat 4 PWM kanálu a ADC řadič.
Chcete-li otestovat ADC řadič, I use 1 PWM kanál pro generování sinwave
a platnost výstup na ADC vstup a výstup dat do jiného readed PWM kanál sledovat.
Výměnu dat je řízen pomocí DSP FPGA.
Můj problém je velmi podivné.
někdy není žádný problém, ale někdy je výstup obsahuje mnoho chyb.
Chyba není jako odběru hluk, porovnat PWM zdroj a cíl výstup:
postupujte stejně -> přestal sledovat a držet nebo skákat a držet na dost dlouhou dobu -> a postupujte znovu.
Ale když jsem jednoduše změnit DSP operace hodiny, jsem nikdy neviděl problém
se neděje. (Nejsem si jistý, že to zmizí, ale pravděpodobnost je mnohem menší).
Jak si myslíte, že asi můj problém?
Mám systém základnu na jednom DSP.
a jednoho FPGA implementovat 4 PWM kanálu a ADC řadič.
Chcete-li otestovat ADC řadič, I use 1 PWM kanál pro generování sinwave
a platnost výstup na ADC vstup a výstup dat do jiného readed PWM kanál sledovat.
Výměnu dat je řízen pomocí DSP FPGA.
Můj problém je velmi podivné.
někdy není žádný problém, ale někdy je výstup obsahuje mnoho chyb.
Chyba není jako odběru hluk, porovnat PWM zdroj a cíl výstup:
postupujte stejně -> přestal sledovat a držet nebo skákat a držet na dost dlouhou dobu -> a postupujte znovu.
Ale když jsem jednoduše změnit DSP operace hodiny, jsem nikdy neviděl problém
se neděje. (Nejsem si jistý, že to zmizí, ale pravděpodobnost je mnohem menší).
Jak si myslíte, že asi můj problém?