PLL & FPGA designu

[zarizi]

Jak můžeme navrhnout PLL v FPGA.Jak začít?jaké jsou úvahy, které budeme potřebovat?atd.

Doufám, že někdo může některé vrhají světlo na to.

 

[Waterloo]

Jak je to možné, PLL je analogový zaměstnanci používat digitální logiky nemá smysl, že způsob.Existuje několik PLL již uvnitř FPGA pro generování hodiny, pokud byste mohli použít.

 

[arunragavan]

Abt jak jeden ADPLL - všechny fáze digitálního uzamčeno smyčky?jeho kool ..a může navrhnout, že ..

i se nahrát dokument ..Může to pomoci u..se na to podívat ..

pokud je jeho méně užitečné plz post a comment ..i se jej odstranit

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />s ohledem
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[zarizi]

jsem prošla několik knih stručně a zjistil, že je zde klasický digitální PLL designu, který není 100% digitální, a tento typ PLL může být umožněny spojením obou analogových a digitálních signálů (smíšené-signály).

ADPLL také patří dobré techniky, ale můj plán je na-smíšené signály.

díky za dokument arunragavan.

 

[arunragavan]

mít u vyzkoušelo Zpožděno LL ..Umm Asi by to mohlo vyřešit problém ur ....je-li u potřeba etails Abt DLL prosím do zprávy mi ..

 

[zarizi]

DLL je jeden ADLL-typ?
Jaké jsou výhody a nevýhody ve srovnání s DLL než ADPLL?

 

[zarizi]

Waterloo napsal:

Existuje několik PLL již uvnitř FPGA pro generování hodiny, pokud byste mohli použít.

 

[arunragavan]

jaké je využití ur designu ..wot je konečné použití ..n smysl účelem realizace?podobné fáze obnovy ckt ..?se týče,

 

[zarizi]

I'm hodlá navrhnout FPGA-založené ADPLL pro FM syntezátor obvodu.

 

[Danielye]

Doporučuji knihy
Nejlepší Roland E "fáze zamčené smyčky teorie, návrhu a aplikace"

Existuje celá kapitola pojednávající o ADPLL

 

[zarizi]

Mám knihu.máte jakékoli jiné knihy doporučit?

 

[ykkjsi]

Mohu použít adpll pro NTSC video CVBS subcarrier fáze zamykání?

 

[Power-twq]

můžeme vygenerovat PLL makro od FPGA softwarové platformě,

pak instantiate PLL v našem kódu.PLL se používají ke zlepšení IO načasování a

generovat různé frekvence z jediného referenčního času vstupu.

s pozdravem

zarizi napsal:

Jak můžeme navrhnout PLL v FPGA.
Jak začít?
jaké jsou úvahy, které budeme potřebovat?
atd.Doufám, že někdo může některé vrhají světlo na to.

 

[youmoros]

udělal některý dostal VHDL popis o tom ADPLL?
Poděkování do zálohy.