X
xihuwang
Guest
Hi:
Je na čipu PLL konstrukce má velký fáze kompenzovat což je asi 2ns mezi
CLK CLK a náměty na PFD.
Tento parametr je v následující tabulce:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Je-li postupovat podle níže designu discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R a C se příliš velký pro on-chip sysnthesis hodiny.Takže chci, aby
vědět, co je vaše rozhodnutí o R a C 's hodnotou. (doufám C menší
než 100pF, R menší než 15k a napětí variace LPF je pod 1mV)
Je na čipu PLL konstrukce má velký fáze kompenzovat což je asi 2ns mezi
CLK CLK a náměty na PFD.
Tento parametr je v následující tabulce:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Je-li postupovat podle níže designu discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R a C se příliš velký pro on-chip sysnthesis hodiny.Takže chci, aby
vědět, co je vaše rozhodnutí o R a C 's hodnotou. (doufám C menší
než 100pF, R menší než 15k a napětí variace LPF je pod 1mV)