PLL simulace problém

[wccheng]

Vážení, jsem simulaci přechodových z PLL v schematický pohled. Nicméně, to je tak zvláštní pro mě. Za prvé, jsem navrhl QVCO. To by oscilují 4GHz při 0.9V napětí Vctrl. Jsem zařadil výstupní zatížení, když jsem design QVCO. Poté jsem si celou PLL výsledku simulace. Zjistí, že Vctrl = 0,7 s cílem získat stabilní. Nicméně, můj partner za použití stejného okruhu a spuštění simulace v jiném PC. To dává Vctrl = 0.85V, aby si stabilní. Proč se to stalo? Musím nastavit něco v simulaci za účelem získání jednotného řešení? Díky wccheng

 

[tlihu]

Stejné netlists? Stejných parametrů modelu? Nějaký rozdíl? OS? Prosím, uvádí další podrobnosti.

 

[wccheng]

všechny jsou stejné [size = 2] [color = # 999999] Přidáno po 3 hodiny 6 minut: [/color] [/size] bude transisent časový krok ovlivní výsledek simulace v celé PLL simulace?

 

[LvW]

[Quote = wccheng] Bude transisent časového kroku vliv na výsledek simulace v celé PLL simulace [/quote] Samozřejmě, že to bude? - Alespoň pokud k tomuto kroku je čas nad určitou mez. Další otázka: Jak to myslíš s "dostat stabilní"?? Znamená to, že vedení má zamčené?