pochyb o tom, v systému Verilog

[deepu_s_s]

Můžeme syntézy pomocí systému Verilog?

pokud ano, co je syntéza použití nástroje pro systémové Verilog

 

[aji_vlsi]

deepu_s_s napsal:

Můžeme syntézy pomocí systému Verilog?pokud ano, co je syntéza použití nástroje pro systémové Verilog

 

[deepu_s_s]

hi ajitha!takže lze použít i Synopsys DC jako syntéza nástroj pro Verilog systém

 

[shiv_emf]

ano deepu U DC lze použít pro syntézu
ale jen málo prvků (konstrukcí) v systému Verilog nemůže být syntetizován !!.......

 

[deepu_s_s]

hi nůž!

může u gimme some example funkce?

thx
deepu

 

[satyakumar]

HI deepu,
Následující funkce nejsou synthesizable.
1) rozbalen odbory
2) deklarace proměnných v obalech
3) statické funkce a úkoly, prohlásil v obalech
4) dvě proměnné stav logika má nějaký problém při syntéze

 

[atuo]

deepu_s_s napsal:

Můžeme syntézy pomocí systému Verilog?pokud ano, co je syntéza použití nástroje pro systémové Verilog

 

[satyakumar]

atuo napsal:deepu_s_s napsal:

Můžeme syntézy pomocí systému Verilog?pokud ano, co je syntéza použití nástroje pro systémové Verilog

 

[deepu_s_s]

thx to u všech.u vymazány mé pochybnosti