A
ATENA
Guest
Mám několik otázku:
(1) Potřebuji kompletní knihovnu balení včetně technologie knihovna (pro optimalizaci), odkaz na knihovnu, symbolické knihovny a zejména Verilog nebo VHDL kód pro popis knihovny prvků.Technická knihovna musí obsahovat jak timming model, stejně jako SDPD pro napájení modelování (úniky a vnitřní) ....Pokud někdo může mít mi plz poslat mne ty knihovny přes můj e-mailovou adresu: andrew_nguyen85 (at) yahoo.com
Na začátku, když jsem se snažil, aby make mé vlastní knihovny, ale to byl příliš složitý a zahrnuje příliš many others analog design tools.Thanks velmi velmi mnoho Jestli to někdo může mít me tento problém vyřešit.Jsem stucking s ním téměř jeden měsíc.
(2) V návrhu překladačů, při překládání design od modelu chování na Gate-úrovni model pomocí instrukce: write-formát [VHDL | Verilog]-výstupního souboru
Je nějaká prevence při sestavování krok týkající se map a oblast úsilí?
Mám si pod ready_made kód do brány-úroveň pomocí core_typ.db knihovny, ale můj překlad důsledku selhání, když jsem přinesla ji PrimeTime.PT_SHELL ukazují, že existuje mnoho chyb při hledání submodul prvky.
(3) Který nástroj ve Synopsys (nebo CADENCE) se používá pro převod z (top-down) Behaviorální HDL-a HDL-AMS design soubor Spice (zdola nahoru) soubor?
(1) Potřebuji kompletní knihovnu balení včetně technologie knihovna (pro optimalizaci), odkaz na knihovnu, symbolické knihovny a zejména Verilog nebo VHDL kód pro popis knihovny prvků.Technická knihovna musí obsahovat jak timming model, stejně jako SDPD pro napájení modelování (úniky a vnitřní) ....Pokud někdo může mít mi plz poslat mne ty knihovny přes můj e-mailovou adresu: andrew_nguyen85 (at) yahoo.com
Na začátku, když jsem se snažil, aby make mé vlastní knihovny, ale to byl příliš složitý a zahrnuje příliš many others analog design tools.Thanks velmi velmi mnoho Jestli to někdo může mít me tento problém vyřešit.Jsem stucking s ním téměř jeden měsíc.
(2) V návrhu překladačů, při překládání design od modelu chování na Gate-úrovni model pomocí instrukce: write-formát [VHDL | Verilog]-výstupního souboru
Je nějaká prevence při sestavování krok týkající se map a oblast úsilí?
Mám si pod ready_made kód do brány-úroveň pomocí core_typ.db knihovny, ale můj překlad důsledku selhání, když jsem přinesla ji PrimeTime.PT_SHELL ukazují, že existuje mnoho chyb při hledání submodul prvky.
(3) Který nástroj ve Synopsys (nebo CADENCE) se používá pro převod z (top-down) Behaviorální HDL-a HDL-AMS design soubor Spice (zdola nahoru) soubor?