pokud jde o místo a trasa

[kishore111281]

Hi po tom místě a cesta omezí své dut na frekvenci, a pokud ano, proč?prosím Opravte mě, jestli se mýlím.

 

[hqqh]

Nazdar,
umístění a také směrování mají vliv na parazitní odpory a kondenzátory.Proto obvykle budete provádět extrakci parazitní místo a po trase, a to post-layout simulace.Pak dostanete své "konečné" design provozní frekvence.
Pozdravy,
hqqh

 

[kishore111281]

Děkuji, i didnt get přesnou odpověď, má pochybnosti, je účinek místa a trasy na frekvenci, zda bude zvyšovat nebo snižovat.
Díky předem.

 

[Saravanan.G]

Místo a způsob bloky nejsou optimalizovány jako vlastní rozložení.
některé optimalizace je provedeno pomocí řízeného časování umístění.
RC tras hraje roli v P & R bloků.
P & R nástroj není optimální vnitřní buněčné úrovni a využívá již existující std buněk.
Ve vlastních rozložení obou buňky rozložení a směrování signálu může být optimalizována.

 

[asicganesh]

Kishore stačí vytvořit netlist (schematický nebo obvodu připojení) po syntéze, který bere maximální zpoždění cestu a počítá frekvence pro váš design ..

Řekni to schéma, musí být vyrobena z umírá mnohem menší velikosti ..mnoho parametrů přijít na fotografii ..jako směrování zpoždění, paracitic kapacitní, si, atd..které mají vliv na okruhu operace, frekvence, atd.

Odtud po R & R do týmu Backend ..frekvence může snížit / zvýšit ..

 

[kishore111281]

Děkuji, mám odpověď, pokud jde o ASIC předpokládejme, že když jdu na FPGA, bude to stejné jako u ASIC.Proč se ptám, je i některé moduly jsou určeny pro perticular design, ale když jsem se udělat syntézu uplynutí jednoho kmitočtu, ale poté, co děláte P & R některé moduly dostal zvýšení frekvence a některé moduly ztratil frekvenci.
Thanks in advance.

 

[mahmoudgazzar]

Myslím, že zvýšení frekvence je trochu trapné .... já, může znamenat, že předchozí výpočty byla chyba, nebo stávající, je vadný jeden .....