pomocí portu pole v procesu bloku

[Richard Divakar Vemagiri]

Ahoj, plz pomozte mi s tímto .. [FONT = "Comic Sans MS"] subjekt FFT je port (vstup: v poli (0 až 7) na integer); konci fft, [/FONT] Chyba - v blízkosti "pole": očekává STRING nebo identifikátoru

 

[permute]

je třeba deklarovat typ. pokud možno v rámci balíčku. např.: typ my_input_type je array (přirozený rozsah) celé číslo, pokud je to v balíku, pak si může obsahovat balíček v každém souboru, který konkretizuje nebo definuje fft.

 

[Richard Divakar Vemagiri]

ahoj obměňovat, omlouvám se za pozdní dostat se zpátky. ale děkuji za ur odpověď. Ve skutečnosti, i nebylo jasné, o tom, jak u mě chtěl udělat balíček věci. Může u řekni mi, jak napsat balíček blok, a kde jsem měla umístit jej v textovém editoru? Omlouváme se, ale jsem nové VHDL a im 'snaží se učit ... Poděkoval vám, Richard [Quote = obměňovat; 858784]. Musíte deklarovat typ. pokud možno v rámci balíčku. např.: typ my_input_type je array (přirozený rozsah) celé číslo, pokud je to v balíku, pak si může obsahovat balíček v každém souboru, který konkretizuje nebo definuje fft [/quote].

 

[mrflibble]

... Omlouváme se, ale jsem nové VHDL a im 'se snaží naučit ...

ASIC-svět jako některé docela dobré [url = http://www.asic-world.com/vhdl/index.html] VHDL tutoriály [/url]. Doufáme, že vám pomůže na vaší cestě!

 

[Richard Divakar Vemagiri]

[FONT = "Microsoft Sans Serif"] Balíček PCK je typ my_input_type je pole (0 až 7) na celé číslo; konci PCK, balíček tělo PCK je konec PCK, knihovny IEEE, použití ieee.std_logic_1164.all, použijte ieee.std_logic_arith.all , o používání ieee.std_logic_textio.all, použití work.pck.all, entity FFT je port (vstup: inout my_input_type; O1: mimo my_input_type), stav ke konci fft, architektura fft_arch FFT je začít proces (vstup) variabilní j, n1, temp : integer; variabilní i: integer; začít j: = 0; for i in 0 až 7 smyčky n1: = 4; while (j> = n1) loop j: = j - n1, n1: = n1 / 2; konec smyčky , j: = j + N1; if (i <j), pak teplota: = vstup (i); vstup (i)

 

[TrickyDicky]

jste spuštění simulace pro nějakou délku času? Jaký druh simulace jste používáte? RTL nebo příspěvek syntézou?

<span style="color: grey;"><span style="font-size: 10px">---------- Odeslat zní v 10:34 ---------- Předchozí příspěvek byl v 10:33 ----------</span></span>
Skutečně - při pohledu na kód - to, co výstupu se dostanete? Im hádat máš chyby, protože nemůžete používat jako celočíselné inout port, protože není vyřešen.

 

[Richard Divakar Vemagiri]

Ahoj TrickyDicky, jsem nedostal žádné chyby. Já kód kompilovat, a říká, že kompilace byla úspěšná. Jsem pomocí 'ModelSim PE Student Edition 10,0' pro simulaci. Takže po sestavení, i klikněte na 'Start Simulace' a vše funguje dobře. Nyní wen i hodnoty síly do 'vstup' pole a klikněte na tlačítko 'běh', i očekávat, že výstupní 'O1' pole do nějaké hodnoty, coz je to poslední řádek v mém kódu rčení "O1

 

[TrickyDicky]

simulace je pravděpodobně běží a bude běžet, dokud se to zastavit, pokud ho spustíte na určité časové období. Ve VHDL, usnesení funkce umožňuje signál, který bude řízen ze dvou zdrojů. Nejlepším příkladem ve VHDL je std_logic, jak je to vyřešeno. Pokud to budete dělat ve svém kódu: slv