D
dudleyzty
Guest
Snažím se v sobě spojují dvě skupiny VHDL projekt na jeden projekt, každý jednotlivý projekt může být compliled a simulovanými OK, ale v kombinaci
Projekt nemůže být simulovanými správně, že je možné sestavit OK.
Tyto dva projekty nemají společný signál, že jsou všechny nezávislé.
PLS pomozte mi!
Projekt nemůže být simulovanými správně, že je možné sestavit OK.
Tyto dva projekty nemají společný signál, že jsou všechny nezávislé.
PLS pomozte mi!