Pomoc P Post & R simulace

[PigiPigi]

I design Frequncy metr s 9572pc84 (Xil).I syntetizovány a pak simulované to.Bylo to ok (By leonard0).Pak jsem začal Syntéza a místo a trasa s Ise_.Dělám to teď.I když se mi na testbench Post & p r model nemá respnse att všechny.každý subjekt může mi pomoci?

 

[linuxluo]

nazdar,
Myslím, že po p r & design porušují své povinnosti načasování, nastavení / hold porušení.
A simulace je v pořádku hned po syntéze neznamená, ok po P & R, becoz výsledek syntézy nezahrnuje propojovat načasování nebo neobsahuje přesné načasování propojení.

 

[Vždy @ smart]

PigiPigi,

Za prvé, můžete se pokusit udělat funkční ověření, tj. bez spuštění simulace. sdf souboru.pokud je vše v pořádku, pak pokračujte dál.

2.běh času ověření, tj. běh simulace s. sdf.pokud je vše v pořádku, pak se váš návrh je z 99% funkční.ne-li pokračovat na další.

3.můžete se pokusit snížit systémových hodin na polovinu, a běh simulace.jestli je to ok now.pokračujte dál.není-li v pořádku, sníží systém o další půl hodiny.

4.překódování a tím resynthesize zpřísnit omezení vašeho návrhu.nebo pravděpodobně sníží systémových hodin požadavek, pokud je to možné.

Hope it helps

Vždy (at) inteligentní

 

[chiente]

Nice toky vždycky (at) chytrý.

Zde je jen několik opion;

- Zkontrolovat, STA (statické analýzy časování) po zpoždění výpočtu.
jakmile si SDF, pomocí PrimeTime nebo cokoliv nástroje pro kontrolu času.
(nejdůležitější ** Ujistěte se, že se žádné časové rozvržení LOOP v designu)

- Pokud načasování je v pořádku, zkuste vypnout a zapnout-časové kontroly na vašem simulace
nářadí po včetně SDF.Pokud se neliší, to znamená, že budete muset
najít ruční nářadí.

 

[wufengbo]

Možná můžete spustit post-synthesis simulace první.

 

[PigiPigi]

wufengbo napsal:

Možná můžete spustit post-synthesis simulace první.

 

[wufengbo]

PigiPigi napsal:wufengbo napsal:

Možná můžete spustit post-synthesis simulace první.

 

[linuxluo]

nazdar,
pls check STA a omezení hranice načasování je stejný jako realitu.

 

[PigiPigi]

Našel jsem chybu.Používám externí programátor, které se připojují k CPLD deska přes JTAG kabel.Obrátil jsem se z mého CPLD hry, a pak můj program CPLD.Je to úspěch!!Pak jsem si ověřit.Je to opět úspěšná!!Pak jsem odpojit JTAG kabel.Ise, ale můj program je CPLD a ověřit znovu!!Je to vážný problém.Jak mi může pomoci?