Pomozte mi opravit chybu pls.

[kokei74]

Snažil jsem se provést násobení pomocí portu map technikou.Z nějakého důvodu jeho získání chybu.Some1 může pomoci mne brynda tato a řekni mi proč?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />knihovna IEEE;
ieee.std_logic_1164.all použití;

jednotka je fáze1

port (clk: IN std_logic;
Mulresult: OUT std_logic_vector (15 downto 0));

konec fáze1;

architektura logika je fáze1

signálu s0: std_logic;
signal s1: std_logic;
signálu s2: std_logic;
signálu s3: std_logic;

složka CounterA
port (hodiny: IN std_logic;
q: out std_logic_vector (3 downto 0));
konec složky;složka CounterB
port (hodiny: IN std_logic;
q: out std_logic_vector (3 downto 0));
konec složky;složka ROMA
port (ADDR: in std_logic_vector (3 downto 0); - zadávání adresy
Dout: out std_logic_vector (7 downto 0)); - výstup dat
konec složky;složka ROMB
port (ADDRB: v std_logic_vector (3 downto 0); - zadávání adresy
DOUTB: out std_logic_vector (7 downto 0)); - výstup dat
konec složky;součást mul
port IN std_logic_vector (7 downto 0);
b: IN std_logic_vector (7 downto 0);
Výsledek: out std_logic_vector (15 downto 0);

začít

stage0: CounterA port map (q => S0, hodiny => CLK);
stage1: CounterB port map (q => s1, hodiny => CLK);
stage2: ROMA port map (ADDR => S0, dout => s2);
stage3: ROMB port map (ADDRB => s1, DOUTB => s3);
stage4: mul port map (=> s2, b => s3, výsledek => Mulresult);

konci logiky;

 

[josephlejo]

Helloo ....

Mohl byste také post, jaký typ chybového hlášení jste získali ..

Také je tento kód u napsali / copy vložen ....

V (součást mul) je zavírací závorka chybí na konci kódu .......

 

[kokei74]

Mám změnit tento kód z mých předchozích projektů.Pro složku i jen kopie z modulu, který i alrdy hotovo.

lol thx for 1, že ..Mám za změnu součást mul, ale stále mám chybu ..

jeho prohlásil, že: Error: uzlu instance "stage4" instanci undefined subjekt "mul"

součást mul
port IN std_logic_vector (7 downto 0);
b: IN std_logic_vector (7 downto 0);
Výsledek: out std_logic_vector (15 downto 0));
konec složky;Added po 36 minutáchroblém vyřešit ..thx for ur obavy Josef.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />ale já stále potřebují pomoc dokončit do další fáze tohoto projektu.
Hope u může pomoci mi pak.