Porovnat Xilinx a @ ltera Datasheet?

[davyzhu]

Zdravím všechny,

Jsem čtení manuálu od Xilinx a @ ltera, které používají různá jména,
např. v CLB Xilinx a CL v @ ltera, kteří znají jejich rovnice, a jak to srovnat?

Pozdravy,

Davy Zhu

 

[Big Boy]

V CLB (CL), může být hodně rozdíl mezi počtem CLB použity.Nemůžu mluvit za @ ltera jak jsem havn't podívat do nich, ale Xilinx použití 4 logických buněk za CLB (a logických buněk, někdy označována jako 'zaříznout').

Nejlepší způsob, jak vidíte, je v listech, v logice blok popis sekcí.

Například v Xilinx, každý ze čtyř logických buněk se 2 cesty, s každou cestu s jeho vlastní vzhled-do tabulky (LUT) a flip-flop.Plus, které mají některé další logické hradla, multiplexery a carry-řetězce názvu jen pár.

V každém CLB, 2 ze 4 plátky lze použít jako více propracované distribuované RAM.

Také
mějte na paměti, že CL / CLB jsou pouze část čipu.Existují i další velmi důležitou částí, která může být stejně důležitý, hlavně IO bloky a blokové RAM, ale i některé další funkce, jako jsou hodiny manažerů.

 

[cawan]

Xilinx FPGA skládá z definovat společný Logické Block (CLB).Každý CLB skládá ze 2 (Spartan, Virtex) nebo 4 (Virtex-2) plátky.Každý plátek obsahovat dva LUTs a další logické jednotky, jako MUX a XOR.

@ ltera definovat FPGA skládá z logických bloku.Každý Logika Blok sestává z logiky Element (LE) a LE obsahuje LUT.

Všimněte si, že jak z LUT Xilinx a @ ltera obsahovat fan-4 a 1 ventilátor-out.Stratix II z @ ltera upravil základní architektura LUT, ale stále uplatňují fan-4 a 1 ventilátor-out architektura