porucha v produkci digitálních logických

[kickbeer]

Ahoj,

Právě jsem simuloval skládací & interpolace ADC a zjistil závadu zhruba 0,5 V po EX-OR logika ve své digitální část.V přílohu, V (C07) a V (C23) jsou vstupní a V (out_07_23) je výstup EX-OR.Jak můžete vidět v průběhů, tam je závada ve výši 0,5 V (v čase 0,3 us) na výstupu-OR.I 'm EX zvědav, jak se to stalo, protože obě vstupy cestování při stejné rychlosti.Jak se zbavit tohoto problému?Byl jsem pracovat na tomto, protože dva dny.
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[mandar_mahajan]

Vážení,
Je velmi těžké říci, u od w / F u zaslali.
Post ur schéma obvodu, na ehich ur práci.
Musí být důvod související otázky.
Zkuste toto:
Stačí zkontrolovat napětí bet'n hlavní důvod & důvodu Analog z ADC.
Analogové a digitální GND musí být odlišná.

Jde o
mandar

 

[tony_taoyh]

Pro digitální logiku, nelze předpokládat, že cestují na stejné rychlosti: proces změny, stát závislý zpoždění, a tak dále.

Chcete-li odstranit tyto gritches, můžete:
1) Změnit způsob generování vstupních signálů.
Například, šedá kódované pult může pomoct.
2) Můžete přidat jedno západku po logice .==> představu o obvodu synchronizace.
3) Přidejte dost zpoždění pro jeden vstup.(Poslední řešení.)

Doufám, že užitečné.

 

[kickbeer]

mandar_mahajan napsal:

Vážení,

Je velmi těžké říci, u od w / F u zaslali.

Post ur schéma obvodu, na ehich ur práci.

Musí být důvod související otázky.

Zkuste toto:

Stačí zkontrolovat napětí bet'n hlavní důvod & důvodu Analog z ADC.

Analogové a digitální GND musí být odlišná.Jde o

mandar

 

[mandar_mahajan]

Ahoj Kickbeer,
Omlouváme se, ale já dont mít LTspice & dont vědět mnohem ABT to.
Nejsem schopen pochopit, jak ur zabývající se UR CKT?
Které ADC UR používáte?

 

[kickbeer]

mandar_mahajan napsal:

Ahoj Kickbeer,

Omlouváme se, ale já dont mít LTspice & dont vědět mnohem ABT to.

Nejsem schopen pochopit, jak ur zabývající se UR CKT?

Které ADC UR používáte?

 

[dick_freebird]

Já jsem hádat, že s duální výstupy, to jsou
CML nebo SCL logiku rodiny.

Co vidím, je, že common-režim napětí
dva logické vstupy vás show, je prudce náhle na pár
z timepoints.To pro mě je abnormální, a myslím, že možná
máte nějaké misdefined vstupních signálů, které jsou
zvedání vrat 'provoz těchto bodu (tedy časování
a výstupní jednotky / úrovně) v okolí.