S
Sujatha_11
Guest
Nazdar,
Moje VHDL kód funguje, když jsem si před-syntéza simulace.Je však také syntetizovat.Ale když se snažím simulovat post-synthesis kód se říká iterace limit dosažen.vsim 3601 chybě.nd zpoždění zkráceny.Nerozumím, proč je to pravda.Pokud se vyskytnou nějaké nekonečné smyčce Runnin nebo nulové zpoždění vrata můj pre-syntéza kodex by měl také nefunguje správně?Použil jsem Modelsim SE verze 6.0 pro psaní kódu a napodobuje ho a syntetizovaná pomocí Xilinx ISE web balení.Prosím, pomozte mi opravu tohoto problému.Musím dodržet lhůtu.
Thanks in advance.
Pozdravy,
Sujatha.
Moje VHDL kód funguje, když jsem si před-syntéza simulace.Je však také syntetizovat.Ale když se snažím simulovat post-synthesis kód se říká iterace limit dosažen.vsim 3601 chybě.nd zpoždění zkráceny.Nerozumím, proč je to pravda.Pokud se vyskytnou nějaké nekonečné smyčce Runnin nebo nulové zpoždění vrata můj pre-syntéza kodex by měl také nefunguje správně?Použil jsem Modelsim SE verze 6.0 pro psaní kódu a napodobuje ho a syntetizovaná pomocí Xilinx ISE web balení.Prosím, pomozte mi opravu tohoto problému.Musím dodržet lhůtu.
Thanks in advance.
Pozdravy,
Sujatha.