Post-vhodné simulace problém, potřebují pomoc

[shalky]

Použil jsem Verilog napsat kus kódu, jak je uvedeno níže
Kód:Vždy @ (posedge CLK)

začít

Q1 <= Sin;

Q2 <= Q1

if (Q2 & & Q1)

Q3 <= 1'b1;

jiné

if (! Q2 &! Q1)

Q3 <= 1'b0;

Q4 <= Q3;

konec

 

[FVM]

Proč si myslíte, že výsledek je špatně?Vy jste porušil nastavení času.tak výsledek by mohl být buď '0 'nebo '1'.Toto také se stane v reálném životě.

 

[shalky]

Díky FVM!

I vložit delší křivky, viz níže.

Prozatím není žádný signál ve 4. čtvrtletí.Takže nějaký obvod nemůže fungovat vůbec.Jak se vyrovnat s tím?
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu