potřebují pomoc, nováček na VHDL ...

[friendz101]

Snažím se dělat svou úkol, mám tuto chybu v mém port map

Kód:

Error (10500): VHDL syntaktická chyba v FA.vhd (34) v blízkosti text "port", očekává "(", nebo "'", nebo "."

Error (10500): VHDL syntaktická chyba v FA.vhd (38) v blízkosti text ")", očekával "<="

 

[kalyansrinivas]

měli byste přidat i konkretizaci jméno a název modulu

místo
Rega port map (dataA, LDA, CLK, RST, Ain);

psát

inst_RegA: Rega port map (dataA, LDA, CLK, RST, Ain);

jde o
M Kalyansrinivas

 

[friendz101]

Díky za odpověď .. a to je práce<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />ale mám jiný problém.

Já jsem dostal tuto chybu pro svůj program,

Kód:

Error (10454): VHDL syntaktická chyba v FA.vhd (217): právo vázáno na rozsah musí být konstantní