Potřebujete pomoc při kódování Verilog obousměrný portu jako je tento.

[GoldServe]

Ahoj, potřebuju Verilog kódování pomoc. Snažím se psát státní stroj, který vykonává to, co dělá logika níže uvedeného trasování. USB datová sběrnice je obousměrný port USB Signály jsou řídicí signály do čipu. WR # a # FRD je číst a psát, blesky do čipu signály JTAG jsou standardní signály JTAG, a TDO (IO35) je do čipu Když se podíváte na stopu, uvidíte, že v čase t 3,2355 hod, FRD # jde nízká a obousměrné portu mění směr okamžitě a data na výstup na datovou sběrnici. Jakákoli pomoc v kódování něco podobného by to bylo užitečné!

 

[avimit]

HI-1. V čase t 3,2355 hod, FRD se nemění, její WR, který se mění 2. Nevidím žádné známky změny směru datová sběrnice kdekoliv v designu, takže data (?) Vypadá jako jednosměrná autobusová než obousměrné sběrnice 3. Pokud můžete mi jasné vysvětlení, byl bych schopen pomoci. Myslím, že to docela jednoduché hanlde bi-di autobusu ve VHDL nebo Verilog. Kr, AVI http://www.vlsiip.com

 

[GoldServe]

Pokud se podíváte pozorně na 3,2355, E Kurzor se můžete ve skutečnosti vidět FRD jít nízká. Co mě mate je, že když jde FRD nízké, datová sběrnice získá hodnota, která byla přesunuta z předchozího cyklu, takže JTAG infact autobusu je obousměrné. To mě vede k přesvědčení, že tri-státní kontrolu autobusu se provádí správce a tri-state jen zahnutý do FRD, protože nedochází k žádným prodlevám, kdy jde FRD nízká, když se data uvedení na datová sběrnice. Prosím, řekněte mi, jestli moje předpoklady jsou správné! Díky!