Potřebujete pomoc týkající se překladu VHDL pro Verilog s Synopsys

[blacksmith_vlsi]

Ahoj!

Je někdo přeložit VHDL RTL na Verilog RTL?
Vím, že je nástroj s názvem vhd2vl, ale to nemůže pomoci kvůli složité odkaz a odkaz na zdrojový kód VHDL.
Zajímalo by mě, že můžeme syntézu VHDL RTL s Synopsys design-kompilátor a stream v Verilog?
Kód Verilog může být RTL ze Gate-úrovni.
Je někdo, kdo udělal tento úkol dřív?
Dejte mi prosím pomoct, nebo náznak ~ ~ Díky předem.

 

[gliss]

Po syntéza do:
write-formát Verilog-výstup netlist.v

Mod: To by mělo být v ASIC (digitální) design forum